3. 反射与端接：信号完整性的基本功

反射，说白了就是信号在传输路径上遇到了“阻抗突变”，一部分能量弹了回来。我刚开始做高速设计时，总觉得反射是理论上的东西，直到有一次调试一块DDR3板子，眼图惨不忍睹，才发现反射才是罪魁祸首。今天咱们就把反射的机理和端接策略彻底聊透。

3.1 反射是怎么产生的？

信号在传输线上跑，就像水在管道里流。管道粗细均匀，水流就平稳。如果管道突然变细或变粗，水就会“反弹”回来。信号也一样——当它遇到阻抗不连续的点，就会发生反射。

反射的大小，由反射系数 Γ 决定：

Γ = (Z_load - Z_0) / (Z_load + Z_0)

其中 Z_load 是负载阻抗，Z_0 是传输线的特性阻抗。Γ 的取值范围是 -1 到 1：

• Γ = 0：完美匹配，无反射（理想情况）
• Γ = 1：开路，信号全反射（正极性）
• Γ = -1：短路，信号全反射（负极性）
• 0 < |Γ| < 1：部分反射，实际工程中常见

我在项目中遇到过最典型的反射场景：一个 FPGA 输出到 SDRAM 的时钟线，走线长度 3 英寸，特性阻抗 50Ω，但接收端输入阻抗高达 2kΩ。你算算 Γ 是多少？接近 0.95！信号几乎全反射回来，时钟沿上叠加了严重的过冲和振铃。

3.2 反射的时域表现

反射在时域上会表现为三种典型波形畸变：

反射类型	波形特征	典型原因
过冲 (Overshoot)	信号幅度超过目标电平	负载阻抗 > 特性阻抗
下冲 (Undershoot)	信号幅度低于目标电平	负载阻抗 < 特性阻抗
振铃 (Ringing)	信号在稳定前反复振荡	多次反射叠加

嗯，这里要注意：振铃是最麻烦的。它不像过冲那样一次就完事，而是来回弹好几次。我记得有一次调试一个 100MHz 的时钟线，振铃持续了将近 3ns，直接把接收端的时序余量吃掉了 40%。

3.3 端接策略：把反射“吃掉”

端接的本质，就是在信号路径上人为制造一个“阻抗匹配点”，让反射能量被吸收掉。常用的端接策略有四种，我按使用频率排个序：

3.3.1 串联端接

在驱动端串一个电阻 Rs，让 Rs + R_driver ≈ Z_0。这是我最常用的端接方式，没有之一。

• 优点：功耗低，只消耗信号上升/下降沿的瞬态能量
• 缺点：只能用于点对点拓扑，多负载时效果差
• 典型值：22Ω ~ 33Ω（配合 50Ω 传输线）

3.3.2 并联端接

在接收端对地（或对电源）接一个电阻到 GND，让 R_parallel = Z_0。这种方式简单粗暴，但直流功耗大。

• 优点：匹配效果好，适合高速信号
• 缺点：持续消耗直流电流，发热明显
• 典型值：50Ω 对地（单端），100Ω 差分对之间

3.3.3 AC 端接

在并联端接的基础上串一个电容，阻断直流路径，只让高频信号通过。说白了就是“只匹配交流，不消耗直流”。

• 优点：无直流功耗，适合低频分量少的信号
• 缺点：电容会引入 RC 时间常数，影响信号边沿
• 典型值：50Ω + 0.1μF（需要根据信号速率调整）

你想想看，AC 端接最适合什么场景？对，时钟信号！时钟的占空比接近 50%，低频分量少，AC 端接既能匹配又能省电。我做过一个 156.25MHz 的时钟树，全部用 AC 端接，功耗比纯并联端接降低了 70%。

3.3.4 戴维南端接

用两个电阻分压，等效出一个匹配阻抗。比如用 82Ω 上拉到 VCC，用 120Ω 下拉到 GND，并联等效 48.7Ω，同时把直流偏置拉到 0.6×VCC。

• 优点：同时提供匹配和偏置，适合特定电平标准
• 缺点：两个电阻，占面积，功耗也翻倍
• 典型值：82Ω/120Ω 或 68Ω/150Ω（取决于目标电平）

3.4 端接策略选择矩阵

为了让你快速决策，我整理了一个选择矩阵：

信号类型	推荐端接	备选方案	注意事项
单端时钟 (< 200MHz)	串联 22Ω	AC 端接	电阻靠近驱动端
单端时钟 (> 200MHz)	并联 50Ω	AC 端接	注意功耗
DDR 数据线	串联 22Ω	ODT (片内端接)	DDR3 以上用 ODT
差分对 (LVDS)	100Ω 跨接	—	尽量靠近接收端
MIPI D-PHY	串联 + 并联	—	按规范精确匹配

3.5 仿真验证：用数据说话

理论说得再好，不如跑一次仿真。我用 HyperLynx 做个简单的反射仿真，看看不同端接的效果。

仿真条件：

• 驱动端：3.3V CMOS，输出阻抗 25Ω
• 传输线：50Ω，长度 6 英寸
• 接收端：输入阻抗 2kΩ（高阻）
• 信号速率：100MHz，上升时间 1ns

无端接的波形：

时间 (ns)  电压 (V)
0.0         0.00
1.0         3.30  (第一次到达)
1.5         4.62  (过冲，反射叠加)
2.0         3.96  (振铃)
2.5         4.29  (继续振铃)
3.0         3.63  (逐渐稳定)

看到没？过冲高达 4.62V，比 3.3V 电源还高 40%！这种波形送到接收端，轻则误触发，重则烧毁输入保护二极管。

加串联端接 22Ω 后：

时间 (ns)  电压 (V)
0.0         0.00
1.0         3.30  (第一次到达)
1.5         3.47  (轻微过冲，~5%)
2.0         3.30  (稳定)
2.5         3.30  (完美)

过冲从 40% 降到 5%，振铃完全消失。这就是端接的力量。

3.6 反射与端接知识体系

下面这张图把反射和端接的核心逻辑串起来了：

3.7 实战建议

最后，给你几条我在项目中反复验证过的建议：

1. 先仿真，后布线：在布局布线前，先用 IBIS 模型跑一遍反射仿真，确定端接方案。等板子回来了再改，成本至少翻 10 倍。
2. 端接电阻的封装别太小：0402 虽然省空间，但功率不够。并联端接的电阻，我至少用 0603，确保能承受直流功耗。
3. 多点端接不如一点端接：一个拓扑里，端接点越少越好。多点端接容易形成“阻抗黑洞”，反而让反射更复杂。
4. 别忘了 PCB 制造公差：你算出来的 49.9Ω，实际做出来可能是 47Ω 到 53Ω。端接电阻选 ±1% 精度的，别用 ±5% 的。