4、走线宽度与间距：线宽对阻抗的影响、线间距对串扰的控制、3W原则的实际应用

走线宽度和间距，这俩参数看着简单，但往往是EMC问题的根源。我见过不少工程师，布局时把线拉通就觉得完事了，结果板子一上电，辐射超标、信号串扰得一塌糊涂。说白了，线宽决定阻抗，间距决定串扰，这两件事没想清楚，后面调试会非常痛苦。

先聊线宽。为什么高速信号要控阻抗？因为信号在传输线上跑，如果阻抗不连续，就会发生反射。反射带来的过冲、振铃，不仅影响信号质量，还会产生共模辐射。

微带线和带状线的特性阻抗，跟线宽、介质厚度、介电常数都有关系。我习惯用下面这个简化公式来估算微带线的阻抗：

Z0 ≈ 87 / √(εr + 1.41) × ln(5.98h / (0.8w + t))

其中：

从公式能看出来，线宽越宽，阻抗越低。反过来，线宽越窄，阻抗越高。嗯，这里要注意：阻抗不是越高越好，也不是越低越好，而是要匹配驱动端和接收端的阻抗。

关键结论：50Ω是高速PCB最常用的目标阻抗。线宽一旦确定，叠层结构就不能随便改。我在项目中遇到过，有人为了绕线方便，把差分对的线宽从5mil改到4mil，结果阻抗直接跳到60Ω，眼图闭合得一塌糊涂。

实际设计中，我建议用SI仿真工具先跑一下阻抗扫描，确定目标线宽。但手算也得会，至少心里有个数。下面这张表是我常用的50Ω微带线线宽参考（FR4，εr≈4.2）：

介质厚度 h（mil）	铜厚 t（oz）	目标线宽 w（mil）	估算阻抗（Ω）
4	0.5	6.5	50.2
5	0.5	8.0	50.1
6	1.0	9.5	49.8
8	1.0	12.5	50.3

你想想看，如果叠层厚度是5mil，你非要用5mil线宽，阻抗就会偏高。信号反射回来，EMI自然就上去了。

线间距这事，说白了就是控制串扰。串扰怎么来的？两条平行走线之间，存在互容和互感。信号在一条线上跳变时，会通过电场和磁场耦合到相邻线上。

我习惯把串扰分成两类：

对于微带线，远端串扰通常比近端串扰更严重。为什么？因为微带线上方是空气，电场线有一部分暴露在外面，耦合更强。带状线因为上下都有参考平面，串扰会小很多。

个人经验：我做过一个8层板的项目，DDR3数据线间距只留了2倍线宽，结果读数据时经常出错。后来把间距拉到3倍线宽，串扰降低了将近40%，问题直接解决。所以，间距这东西，别省。

串扰的大小跟以下几个因素有关：

我建议，对于时钟、复位等关键信号，间距至少拉到4倍线宽以上。普通数据线，3倍线宽是底线。

3W原则，很多工程师都知道：走线中心间距不小于3倍线宽。但你真的理解它背后的逻辑吗？

3W原则的目标是把串扰控制在可接受范围内。研究表明，当间距达到3倍线宽时，串扰大约能降到1%以下。对于大多数数字信号，这个水平是安全的。

但3W原则不是万能的。我曾经在一个项目中，严格按照3W原则布线，结果串扰还是超标。后来一查，问题出在参考平面不完整——信号回流路径被切断了，导致磁场耦合加剧。

避坑指南：3W原则的前提是参考平面完整。如果参考平面有裂缝、开槽，或者信号跨分割了，3W原则的效果会大打折扣。我曾经吃过这个亏，后来每次布线前都会先检查参考平面的完整性。

3W原则的几种变体，我整理了一下：

实际布线时，我习惯这样操作：

你想想看，如果板面积实在不够，怎么办？我个人的做法是：缩短平行走线长度。比如两条线必须靠近走，那就让它们只平行一小段，然后分开。这样串扰累积的时间短，影响就小。

核心总结：线宽决定阻抗，阻抗决定信号质量；间距决定串扰，串扰决定EMC。3W原则是工程上的经验值，不是数学定理。理解它背后的物理原理，比死记硬背数字更重要。

下面这张图，是我自己总结的走线宽度与间距决策流程，帮你快速判断该用多少线宽、留多少间距：

最后说一句，线宽和间距的规则不是死的。我见过一些工程师，拿着3W原则当圣旨，不管什么信号都按3倍线宽走。其实，对于低频信号、或者板面积极度受限的情况，适当放宽规则也是可以的。关键是你得知道，放宽之后会带来什么后果，以及怎么去补偿。