2、传输线理论：传输线模型（集总 vs 分布）、特性阻抗计算、传播延迟与波长

各位好，我是老周。今天咱们聊聊传输线理论。说实话，这章内容是整个高速设计的基石。你想想看，信号在PCB上跑，本质上就是在传输线上跑。不懂传输线，后面谈什么阻抗匹配、信号反射，都是空中楼阁。

我记得刚入行那会儿，画一块简单的板子，时钟线走了十几厘米，结果板子回来死活跑不起来。示波器一测，波形都变形了。当时师傅跟我说了一句让我记到现在的话——「你走的不是线，是传输线」。从那以后，我才真正开始啃传输线理论。

先问大家一个问题：一根导线，什么时候是「导线」，什么时候是「传输线」？

答案其实很简单——看信号上升沿。当信号的上升时间小于导线延迟的2倍时，这根线就不能再当普通导线看了。说白了，就是信号在线上「走」的时候，线上各点的电压电流不一样了。

判断标准：

集总模型是什么？就是把整条走线的电阻、电容、电感都「捏」成一个点。低频电路这么干没问题，因为线上各点电位几乎同时变化。但高频就不行了。

分布模型呢？是把传输线切成无数个小段，每段都有微小的R、L、C、G参数。信号是一段一段往前传的，每段都有延迟。我习惯用「水管」来打比方——集总模型像一根短水管，你一开龙头，水几乎同时到；分布模型像一根几百米的长水管，你开龙头，水要等一会儿才到另一端。

避坑提醒： 我曾经在一个DDR3项目中，把地址线的等长要求理解成了「物理长度相等」，忽略了走线在不同层的延迟差异。结果等长做了，时序却没过。后来才意识到——分布模型下，延迟才是关键，不是物理长度。

特性阻抗，符号Z₀，单位Ω。这是传输线最核心的参数。它不是什么「电阻」，而是传输线上行波电压与行波电流的比值。嗯，这里要注意——它只跟传输线的几何结构和材料有关，跟线长没关系。

对于PCB上最常见的微带线和带状线，计算公式如下：

微带线是表层走线，一面是介质，一面是空气。我项目中用得最多。

Z₀ ≈ (87 / √(εr + 1.41)) × ln(5.98h / (0.8w + t))

其中：

带状线在内层，上下都有参考平面。信号完整性更好，但走线延迟稍大。

Z₀ ≈ (60 / √εr) × ln(4h / (0.67πw × (0.8 + t/w)))

我的经验： 实际项目中，别手算这些公式。直接用SI工具（如Polar Si9000、HyperLynx）算。但你要理解公式里的变量关系——线宽越宽，阻抗越低；介质越厚，阻抗越高。这个直觉很重要，调阻抗时能帮你快速定位问题。

我遇到过一件事：一块板子，50Ω阻抗线，按公式算出来线宽是6mil，结果打样回来测出来只有42Ω。查了半天，发现是板厂把介质厚度从4mil改成了3mil，没通知我。从那以后，我每次发板都会在加工说明里写清楚「阻抗控制，请确认叠层」。你想想看，叠层一变，阻抗全跑偏。

传播延迟，就是信号在传输线上走单位长度需要的时间。单位通常是ps/inch或ps/mm。这个参数直接影响时序。

传播延迟的计算公式：

TD = √(εr_eff) / c

其中c是光速（约3×10⁸ m/s），εr_eff是有效介电常数。

对于FR4板材，典型值：

波长呢？就是信号在一个周期内传播的距离。

λ = c / (f × √εr_eff)

举个例子：一个1GHz的信号，在FR4内层走线（εr_eff≈4.2），波长大约是：

λ = 3×10⁸ / (1×10⁹ × √4.2) ≈ 0.146 m ≈ 146 mm

这意味着什么？如果你的走线长度超过λ/10（约14.6mm），就必须按传输线来处理了。1GHz信号，14.6mm，在PCB上很容易就超过了。

关键结论：

我做过一个项目，FPGA到DDR颗粒的时钟线，我按物理长度等长做了，结果时序分析总差那么一点点。后来用示波器量，发现不同层的走线延迟差了30ps。说白了，就是没把传播延迟算进去。从那以后，我画高速板都直接用延迟等长，而不是物理等长。

下面这张图，是我自己总结的传输线知识体系，帮你理清这章的核心逻辑：

最后总结一下这章的核心：

嗯，这章内容就到这里。传输线理论是高速设计的「内功」，后面讲反射、串扰、阻抗匹配，全都离不开它。你把这章吃透了，后面的路就好走了。