3、阻抗控制实战：PCB叠层设计、阻抗计算公式、常见阻抗值（50Ω/90Ω/100Ω）
阻抗控制，说白了就是让传输线有个稳定的特性阻抗。我刚开始做高速设计时，总觉得这玩意儿是仿真工程师的事。直到有一次，一块DDR3板子跑不到标称频率，示波器一看，信号反射得一塌糊涂。从那以后，我每次layout前都会先算一遍阻抗。
这一章，咱们就聊聊阻抗控制怎么落地。叠层怎么搭、公式怎么用、50Ω/90Ω/100Ω这些常见值怎么保证。
核心观点：阻抗控制不是玄学，是物理。叠层结构决定了阻抗的基准，线宽线距决定了阻抗的精度。两者缺一不可。
3.1 PCB叠层设计——阻抗的“地基”
叠层设计，是阻抗控制的第一步。你想想看，如果参考平面不连续，或者介质厚度偏差太大，后面算得再准也是白搭。
我个人习惯，先定层数，再定介质厚度，最后才定线宽。顺序不能乱。
3.1.1 叠层结构的基本要素
- 参考平面：必须是完整的地或电源层。分割平面是大忌，信号跨分割，阻抗直接跳变。
- 介质材料：FR-4最常用，但Dk（介电常数）会随频率变化。高频板用Rogers或Megtron，Dk更稳定。
- 铜箔厚度：标准1oz（35μm）或0.5oz（18μm）。铜厚影响阻抗，尤其是微带线。
- 半固化片（PP）与芯板（Core）：PP的厚度和Dk决定了表层微带线的阻抗；Core决定了内层带状线的阻抗。
小技巧：我一般要求板厂提供叠层结构表，包含每层介质类型、厚度、Dk值。拿到手后，自己用公式验算一遍，别全信板厂给的“典型值”。
3.1.2 常见叠层结构示例
以4层板为例，最常用的叠层是：
| 层号 | 类型 | 厚度（mm） | 介质 | Dk |
|---|---|---|---|---|
| L1 | 信号层（微带线） | 0.035 | 铜箔 | — |
| PP | 半固化片 | 0.200 | FR-4 | 4.2 |
| L2 | 地平面 | 0.035 | 铜箔 | — |
| Core | 芯板 | 1.000 | FR-4 | 4.2 |
| L3 | 电源平面 | 0.035 | 铜箔 | — |
| PP | 半固化片 | 0.200 | FR-4 | 4.2 |
| L4 | 信号层（微带线） | 0.035 | 铜箔 | — |
这个结构里，L1和L4走微带线，L2是完整地平面，L3是电源平面。信号层与参考平面之间的介质厚度（0.2mm）直接决定了阻抗值。
3.2 阻抗计算公式——手算与工具
公式是死的，但理解公式背后的物理意义，才能灵活调整。
3.2.1 微带线（Microstrip）阻抗公式
微带线是表层走线，参考平面在下方。近似公式（W/H > 0.35 时可用）：
Z0 = (87 / sqrt(Dk + 1.41)) * ln(5.98 * H / (0.8 * W + T))其中：
- Z0：特性阻抗（Ω）
- Dk：介质介电常数
- H：信号层到参考平面的介质厚度（mm）
- W：走线宽度（mm）
- T：铜箔厚度（mm）
注意：这个公式是近似值，误差在±5%左右。我一般用它做快速估算，最终阻抗以板厂提供的阻抗测试报告为准。但如果你连估算都不做，板厂给的结果你也没法判断对错。
3.2.2 带状线（Stripline）阻抗公式
带状线是内层走线，上下都有参考平面。对称结构公式：
Z0 = (60 / sqrt(Dk)) * ln(4 * H / (0.67 * W + 0.8 * T))其中 H 是上下参考平面间距的一半。
带状线的优点是屏蔽性好，串扰小。缺点是走线必须埋在介质里，调试不方便。我一般在DDR或SerDes的关键信号上用带状线，普通信号用微带线。
3.2.3 差分阻抗公式
差分对（如USB、HDMI、PCIe）需要控制差分阻抗。微带差分线近似公式：
Zdiff ≈ 2 * Z0 * (1 - 0.48 * e^(-0.96 * S / H))其中 S 是差分对之间的间距。
这里有个坑：很多人以为差分阻抗就是单端阻抗的两倍。其实不是。差分阻抗受耦合影响，间距越小，耦合越强，差分阻抗越低。
避坑指南：我曾经在一个USB 3.0项目里，为了省空间把差分对间距压到0.1mm，结果差分阻抗掉到75Ω，眼图直接闭合。后来把间距拉开到0.2mm，阻抗回到90Ω，问题解决。记住，耦合不是越强越好。
3.3 常见阻抗值——50Ω、90Ω、100Ω
这三个值，是高速设计里最常见的阻抗目标。为什么是它们？
| 阻抗值 | 典型应用 | 走线类型 | 说明 |
|---|---|---|---|
| 50Ω | 单端信号、射频、时钟 | 微带线/带状线 | 业界标准，兼顾损耗与功率容量 |
| 90Ω | USB 2.0/3.0、HDMI | 差分微带线 | 差分阻抗，由USB-IF标准定义 |
| 100Ω | LVDS、Ethernet、PCIe | 差分微带线/带状线 | 差分阻抗，平衡信号常用 |
3.3.1 50Ω——单端信号的“万金油”
50Ω不是拍脑袋定的。它是在损耗、功率容量和制造工艺之间取的一个平衡点。射频领域几乎全是50Ω，数字高速信号也沿用了这个标准。
我个人的经验：对于普通单端信号（如时钟、复位、控制线），直接按50Ω设计。如果板厂反馈说线宽太细或太粗，可以微调介质厚度，但别轻易改目标阻抗。
3.3.2 90Ω与100Ω——差分对的“双胞胎”
90Ω和100Ω都是差分阻抗。为什么有两个标准？
- 90Ω：USB标准定的。USB 2.0是90Ω差分，USB 3.0也沿用。HDMI的差分阻抗也是90Ω。
- 100Ω：LVDS、千兆以太网、PCIe、SATA都用100Ω。这个值在平衡信号传输中损耗最低。
设计时，先查芯片手册，看它要求的是90Ω还是100Ω。别想当然。
关键提醒：差分阻抗的精度要求通常比单端更严。单端50Ω允许±10%，差分90Ω/100Ω往往要求±5%。所以差分对的线宽、线距、介质厚度都要严格控制。
3.4 阻抗控制流程图
下面这张图，是我做阻抗控制时的完整流程。从叠层设计到最终验证，每一步都不能跳。
3.5 实战中的几个坑
最后，分享几个我踩过的坑，希望能帮你少走弯路。
- 坑1：忽略板厂工艺偏差。板厂蚀刻时，线宽会有±10%的偏差。设计时留点余量，别卡在临界值上。
- 坑2：差分对等长但不等阻抗。等长是时序要求，阻抗是信号质量要求。两者都要满足，不能只做一样。
- 坑3：参考平面不连续。信号跨分割，阻抗直接跳变。我见过有人为了走线方便，在参考平面上开槽，结果信号反射得一塌糊涂。
- 坑4：介质厚度选太薄。H太小，线宽就得做得很细，制造难度大，损耗也大。一般H选0.1mm~0.3mm比较合适。
曾经有一次：我在一个10层板项目里，为了追求薄板厚，把PP厚度压到0.08mm。结果阻抗计算出来线宽只有0.08mm，板厂直接说做不了。后来只能加厚PP到0.15mm，线宽调到0.15mm，才顺利生产。所以，设计时一定要考虑制造可行性。
阻抗控制，说难不难，说简单也不简单。关键是理解物理原理，掌握计算方法，再结合实战经验。希望这一章的内容，能让你在下次layout时更有底气。