2、传输线理论入门：传输线模型、特性阻抗、反射与振铃现象
各位好，欢迎来到第二章。今天咱们聊聊传输线理论。
说实话，我刚入行那会儿，觉得传输线理论就是书本上的东西，离实际画板子远着呢。直到有一次，我调试一块 100MHz 的时钟板，信号眼图惨不忍睹，查了三天才发现是走线阻抗不连续导致的反射。从那以后，我老老实实把传输线理论补了一遍。
这一章，我就把那些最核心、最实用的概念掰开揉碎了讲给你听。你不需要成为电磁场专家，但得知道信号在走线上到底是怎么跑的，以及为什么它会“不听话”。
2.1 传输线模型：信号不是瞬间到达的
低频电路里，我们习惯把导线当成理想导体——电压一加，电流瞬间流遍全路。但到了高速领域，这个假设就不成立了。
为什么？因为信号传播需要时间。电信号在 PCB 走线上的速度大约是光速的一半，也就是 15cm/ns 左右。你想想看，一个 1ns 上升沿的信号，在走线上只走了 15cm。如果走线长度超过这个距离的 1/6（也就是 2.5cm），就必须用传输线模型来分析。
判断标准：当走线长度 > 信号上升沿对应空间长度的 1/6 时，必须按传输线处理。
公式：L_critical = (tr × v) / 6，其中 tr 是上升时间，v 是传播速度。
传输线模型长什么样？说白了，就是把一小段走线拆成四个基本元件：
- 串联电感（L）——走线自身和回流路径的环路电感
- 并联电容（C）——走线与参考平面之间的寄生电容
- 串联电阻（R）——导体的直流和交流电阻
- 并联电导（G）——介质材料的漏电损耗
整条走线就是无数个这样的 RLCG 单元级联起来。信号每往前走一小段，都要给这段的电容充放电，同时电感会阻碍电流变化。这就是为什么信号不能“瞬移”。
我的经验：实际工程中，对于 FR4 板材上的微带线，如果走线长度超过 3-4 英寸且信号频率高于 50MHz，我建议你直接按传输线来设计，别犹豫。
2.2 特性阻抗：走线的“固有脾气”
传输线最重要的参数是什么？我个人认为是特性阻抗，记作 Z₀。
特性阻抗的定义很简单：信号在传输线上传播时，电压与电流的比值。但它不是电阻，不消耗能量，而是描述传输线对行波呈现的“阻力”。
对于无损传输线（忽略 R 和 G），特性阻抗的公式是：
Z₀ = √(L / C)其中 L 是单位长度电感，C 是单位长度电容。你看，它只取决于走线的几何结构和材料特性，跟走线长度无关。
常见的 PCB 走线有两种结构：
| 结构类型 | 特点 | 典型 Z₀ 范围 | 常见应用 |
|---|---|---|---|
| 微带线（Microstrip） | 走线在外层，下方是参考平面 | 50Ω - 75Ω | 表层走线，最常用 |
| 带状线（Stripline） | 走线在内层，上下都有参考平面 | 40Ω - 60Ω | 内层走线，屏蔽好 |
影响特性阻抗的因素有哪些？我列几个关键参数：
- 线宽——越宽，Z₀ 越低（电容增大）
- 介质厚度——走线到参考平面的距离越近，Z₀ 越低
- 介电常数（εr）——FR4 的 εr 约 4.2，越高 Z₀ 越低
- 铜箔厚度——影响不大，但高频时需要考虑
避坑指南：我曾经遇到过一块板子，设计时按 50Ω 算好了线宽，结果打样回来阻抗只有 42Ω。查了半天，发现是 PCB 工厂把介质厚度从 4mil 改成了 3mil。所以，一定要跟板厂确认叠层参数，最好要求做阻抗测试条。
2.3 反射：阻抗不匹配的后果
信号在传输线上跑得好好的，突然遇到阻抗变化——比如从 50Ω 的走线进入 75Ω 的接收端——会发生什么？
一部分信号继续前进，另一部分被反射回来。这就是反射现象。
反射的大小用反射系数 Γ 表示：
Γ = (Z_load - Z₀) / (Z_load + Z₀)其中 Z_load 是负载阻抗，Z₀ 是传输线特性阻抗。
几种极端情况：
- 匹配（Z_load = Z₀）：Γ = 0，无反射，完美
- 开路（Z_load = ∞）：Γ = 1，全反射，信号加倍
- 短路（Z_load = 0）：Γ = -1，全反射，信号反相
反射信号会往回走，遇到源端阻抗不匹配又会再次反射。一来二去，信号波形就乱了。
核心原则：高速信号走线必须做到阻抗连续。任何阻抗突变——过孔、拐角、分支、连接器——都是潜在的反射源。
2.4 振铃现象：反射的“余音绕梁”
振铃，说白了就是反射信号来回弹跳形成的振荡。你拿示波器看一根阻抗不匹配的走线末端，信号上升沿之后会跟着一串过冲和下冲，就像敲钟之后的余音。
为什么会振铃？我画个图你就明白了。
振铃的危害很大：
- 过冲——可能击穿接收端的输入保护二极管
- 下冲——可能低于逻辑阈值，导致误触发
- 振荡——增加 EMI，影响系统稳定性
怎么抑制振铃？我常用的方法有：
- 源端串联端接——在驱动端串一个电阻，使源端阻抗等于 Z₀
- 末端并联端接——在接收端对地接一个电阻，匹配 Z₀
- AC 端接——串联电容加电阻，只吸收高频反射
- 降低驱动强度——有些 FPGA 可以调输出电流，减小过冲
我的习惯：对于时钟信号和高速数据线，我优先用源端串联端接。电阻值取 Z₀ 减去驱动端输出阻抗，一般 22Ω 到 33Ω 比较常见。电阻要放在靠近驱动端的位置，越近越好。
2.5 知识体系总览
最后，我把这一章的核心逻辑整理成一张图，方便你回顾。
好了，这一章的内容就到这里。传输线理论是高速设计的基石，你理解了模型、特性阻抗、反射和振铃，后面讲端接、拓扑、过孔设计的时候，就会觉得顺理成章。下次画板子之前，记得先想想你的走线是不是该按传输线来处理。