4. 时序分析与建立保持时间：别让信号在时钟沿上“晃悠”
时序分析，说白了就是检查你的数据能不能在时钟沿上被稳稳地抓住。我刚开始做高速设计时，总觉得时序裕量留个几十皮秒就够了，直到有一次DDR3跑800MHz死活不稳定……后来一查，建立时间只剩了5ps。嗯，从那以后我再也不敢小看时序了。
4.1 建立时间与保持时间：两个“铁饭碗”
每个触发器都有两个硬性要求：
- 建立时间（tsu）：数据必须在时钟沿到来之前稳定下来。这个“之前”就是建立时间。
- 保持时间（th）：数据必须在时钟沿到来之后继续稳定一段时间。这个“之后”就是保持时间。
你可以把时钟沿想象成拍照的快门。建立时间就是“别乱动，我要拍了”，保持时间就是“拍完也别急着动”。
核心原则：数据必须在时钟沿前后的“窗口期”内保持稳定。窗口期 = tsu + th。任何抖动、串扰、温度漂移，只要让数据在这个窗口期内跳变，就会导致亚稳态。
4.2 时序裕量计算：算清楚你的“安全垫”
时序裕量就是实际可用时间减去器件要求的时间。我习惯用两个公式来算：
| 裕量类型 | 公式 | 物理含义 |
|---|---|---|
| 建立时间裕量 | Tmargin_su = Tclk - tco_max - tpd_max - tsu | 时钟周期减去最坏路径延迟，再减去建立时间 |
| 保持时间裕量 | Tmargin_h = tco_min + tpd_min - th | 最短路径延迟减去保持时间 |
其中：
- Tclk：时钟周期
- tco：时钟到输出的延迟
- tpd：组合逻辑或走线延迟
我的经验：建立时间裕量至少留出时钟周期的5%~10%。保持时间裕量则要小心“过零”问题——如果tco_min + tpd_min刚好等于th，温度一降就可能失效。我曾经在-40°C低温测试时抓到一个保持时间违规，就是因为最小路径算得太紧。
4.3 时钟抖动：那个“不老实”的时钟沿
时钟抖动就是时钟沿在时间轴上的随机偏移。它分两种：
- 随机抖动（RJ）：热噪声、散粒噪声引起，呈高斯分布。没法完全消除，只能靠裕量吸收。
- 确定性抖动（DJ）：电源噪声、串扰、EMI引起，有规律可循。可以通过改善电源完整性来抑制。
抖动对时序的影响很直接——它等效于“吃掉”了你的时序裕量。我见过一个案例：某FPGA设计在常温下时序裕量有80ps，但高温下PLL抖动增大到60ps，结果裕量只剩20ps，偶尔出现误码。
避坑指南：我曾经在DDR3接口上只考虑了PLL的随机抖动，忽略了电源纹波引起的确定性抖动。结果在满载读写时，抖动峰值比datasheet标称值大了3倍。从那以后，我每次做时序分析都会把抖动预算分成RJ和DJ两部分，分别留出余量。
4.4 DDR接口时序分析实战：一个真实案例
我们来看一个DDR3-1600（时钟800MHz，周期1.25ns）的写数据时序分析。这是我在一个嵌入式项目里实际遇到的场景。
已知条件：
- FPGA输出延迟 tco：最小0.2ns，最大0.6ns
- PCB走线延迟 tpd：最小0.1ns，最大0.3ns
- DDR3颗粒建立时间 tsu：0.15ns
- DDR3颗粒保持时间 th：0.18ns
- 时钟抖动（峰峰值）：0.08ns
计算过程：
建立时间裕量 = 1.25 - 0.6 - 0.3 - 0.15 - 0.08 = 0.12ns（120ps）
保持时间裕量 = 0.2 + 0.1 - 0.18 - 0.08 = 0.04ns（40ps）保持时间裕量只有40ps，非常危险。我当时的做法是：
- 调整走线长度：把数据线和时钟线的等长误差从±50ps缩小到±20ps
- 优化输出驱动强度：降低FPGA的IO驱动电流，减少过冲和振铃，从而降低确定性抖动
- 增加去耦电容：在DDR颗粒附近加4颗100nF+1颗10μF，把电源纹波从30mV降到10mV
优化后，保持时间裕量提升到了85ps，通过了-40°C到85°C的全温测试。
关键结论：DDR接口的时序瓶颈往往不在建立时间，而在保持时间。因为保持时间裕量受最小路径限制，而最小路径又容易被工艺偏差和温度漂移“压缩”。
4.5 时序分析知识体系
下面这张图梳理了本章的核心逻辑，方便你对照复习：
4.6 实战中的几个“坑”
最后分享几个我踩过的坑，希望能帮你省点时间：
- 别只看典型值：datasheet里的典型值往往是25°C、1.2V下的数据。实际工作时温度可能到85°C，电压可能掉5%。我习惯用“最差值×1.2”来估算。
- 注意时钟树偏差：同一个PLL出来的时钟，到达不同触发器的延迟可能差几十皮秒。这个偏差在时序分析里必须算进去。
- 仿真不能代替实测：我曾经有一个设计，仿真时序裕量有150ps，但示波器一测只有60ps。原因是仿真模型没考虑PCB过孔的寄生电容。从那以后，我每次流片前都会做一次“最坏情况”的实测验证。
我的习惯：每次做DDR接口设计，我都会在PCB上预留几个测试点——数据线、时钟线、DQS各一个。这样调试时可以直接用示波器抓取眼图，快速判断时序裕量是否足够。眼图开口越大，说明时序越健康。