1. 信号完整性基础：什么是信号完整性？为什么高速信号会出问题？三大黄金法则
各位工程师朋友，咱们开始第一课。
信号完整性，简称 SI。说白了，就是信号从驱动端发出，经过传输路径，到达接收端时，还能不能保持它该有的样子。我见过不少刚入行的同事，觉得只要原理图连对了，板子就能跑。结果呢？低速电路确实没问题，频率一上来，各种怪现象就冒出来了。
1.1 什么是信号完整性？
信号完整性，就是信号在传输过程中保持其时序和电压精度的能力。一个“完整”的信号，到达接收端时，上升沿不能太缓，幅度不能太低，时序不能错位，更不能出现多余的毛刺。
我习惯把信号完整性分成三个层面：
- 时序完整性：信号跳变沿到达的时间点对不对？建立时间和保持时间有没有违例？
- 电压完整性：信号高电平够不够高？低电平够不够低？有没有过冲或下冲？
- 噪声完整性：信号上叠加了多少噪声？串扰、反射、电源噪声有没有把信号淹没？
核心观点：信号完整性不是玄学，它是传输线理论、电磁场理论和器件物理共同作用的结果。你看到的每一个振铃、每一段塌陷，背后都有明确的物理原因。
1.2 为什么高速信号会出问题？
这个问题，我当年也困惑过。低速的时候，一根飞线都能传数据，怎么频率一高就不行了？
原因其实很简单：当信号的上升时间小于传输线延迟的 2 倍时，传输线效应就开始主导信号行为。这时候，导线不再是理想的短路，它变成了一个分布式的 RLC 网络。
我给大家一个经验判据：
| 信号类型 | 典型上升时间 | 临界传输线长度（FR4） | 常见问题 |
|---|---|---|---|
| 低速数字信号（<10 MHz） | >10 ns | >60 cm | 基本无传输线效应 |
| 中速信号（10-100 MHz） | 1-10 ns | 6-60 cm | 反射开始明显 |
| 高速信号（>100 MHz） | <1 ns | <6 cm | 反射、串扰、EMI 全面爆发 |
你看，当上升时间进入纳秒级，哪怕只有几厘米的走线，都会变成传输线。信号在上面走，就像水在管道里流——管道粗细变了、拐弯了、分叉了，水就会产生水锤效应。信号也一样，阻抗不连续就会产生反射。
注意：很多人只盯着时钟频率，其实真正决定信号行为的是上升时间。一个 1 MHz 的信号，如果用了高速驱动器（上升时间 1 ns），照样会出现高速问题。我曾经在项目中吃过这个亏，以为频率低就没事，结果板子一跑就乱码。
1.3 三大黄金法则
做信号完整性设计，不需要记住所有公式。我个人总结了三条黄金法则，你把这三点吃透了，80% 的高速问题都能提前规避。
法则一：阻抗控制
阻抗控制，就是让传输线的特性阻抗保持恒定。为什么？因为信号在传输过程中，每时每刻都在“看”它前方的阻抗。如果阻抗变了，一部分能量就会反射回来。
反射系数公式：
Γ = (Z_load - Z_0) / (Z_load + Z_0)其中 Z_0 是传输线特性阻抗，Z_load 是负载阻抗。当 Z_load = Z_0 时，Γ = 0，没有反射。
我习惯在 PCB 设计中做这些事：
- 单端信号控制 50 Ω ± 10%
- 差分信号控制 100 Ω ± 10%
- 通过调整线宽、介质厚度、铜厚来实现目标阻抗
- 避免走线宽度突变，如果必须换层，加过孔时要匹配阻抗
经验之谈：阻抗控制不是越高越好，也不是越低越好。50 Ω 是业界在功耗、信号幅度和制造成本之间妥协的结果。你非要搞个 30 Ω 或者 75 Ω，不是不行，但匹配起来会很麻烦。
法则二：回流路径
电流总是要回到源端的。高速信号的回流电流，会沿着最小电感路径走，而不是最小电阻路径。这个最小电感路径，通常就是信号走线正下方的参考平面。
如果参考平面被割裂了，或者信号换层了但回流路径没跟上，就会发生什么？
- 回流电流被迫绕路，形成大的电流环路
- 环路面积增大，辐射增强，EMI 超标
- 信号和回流之间的互感变化，导致阻抗不连续
我记得有一次调试一块 8 层板，DDR 信号总是出错。查了半天，发现是信号换层时，旁边没有地过孔，回流电流绕了一大圈。加了几个地过孔之后，问题就消失了。
设计原则：每条信号走线，都要有一条紧邻的回流路径。要么是完整的参考平面，要么是相邻的走线（带状线结构）。换层时，在信号过孔旁边 50 mil 以内加一个地过孔。
法则三：拓扑结构
拓扑结构，就是信号从驱动端到多个接收端的连接方式。不同的拓扑，对信号质量的影响天差地别。
常见的拓扑有：
| 拓扑类型 | 结构描述 | 适用场景 | 注意事项 |
|---|---|---|---|
| 点对点 | 一个驱动接一个负载 | 时钟、高速串行信号 | 最简单，信号质量最好 |
| 菊花链 | 信号依次经过每个负载 | DDR 地址/控制线 | 末端要端接，中间负载的桩线要短 |
| 星形（T 型） | 信号从中心分叉到各负载 | 低速总线、时钟分配 | 分支长度要相等，否则时序会乱 |
| Fly-by | 信号先到末端端接，再依次经过负载 | DDR3/DDR4 数据线 | 端接电阻放在最远端 |
选拓扑的时候，我一般会先看负载数量。1 对 1，直接点对点。1 对多，就要考虑信号速率和时序要求了。DDR 走线用 Fly-by 还是 T 型，取决于你的频率和布局空间。
避坑指南：我曾经在一个项目中用了 T 型拓扑做 DDR3 的地址线，结果两个分支长度差了 200 mil，导致时序窗口不够用。后来改成 Fly-by，问题就解决了。拓扑选错了，后面怎么调都费劲。
1.4 三大法则的关系
这三条法则不是孤立的。阻抗控制不好，反射就会产生；回流路径不畅，EMI 和串扰就会增加；拓扑结构不合理，时序和信号质量都会受影响。它们共同决定了信号完整性的好坏。
下面这张图，是我自己总结的三大法则关系图，你看一眼就明白了：
你看，阻抗控制是基础，回流路径是保障，拓扑结构是策略。三条法则互相影响，任何一条出了问题，信号完整性都会打折扣。
1.5 小结
这一章我们讲了信号完整性的基本概念，为什么高速信号会出问题，以及三大黄金法则。你记住一句话：信号完整性不是事后补救的，而是设计出来的。
我刚开始做高速设计的时候，也走过不少弯路。后来发现，只要在布局布线阶段就把阻抗、回流和拓扑这三件事想清楚，后面调试的工作量能减少 80%。
嗯，这一章就到这里。内容不多，但都是基础中的基础。后面的章节，我们会逐一深入每个法则的具体实现和验证方法。