2、传输线理论：传输线模型、特性阻抗、反射与振铃、阻抗匹配基础
好，咱们进入第二章。说实话，很多工程师画高速信号线画了好几年，遇到信号反射、振铃问题还是一头雾水。我当年也一样——第一次调试DDR3的时候，波形上那个振铃简直像心电图，折腾了两周才发现是阻抗不匹配。
这一章，咱们就把传输线理论讲透。你不需要背公式，但得理解背后的物理直觉。
2.1 传输线模型：信号不是瞬间到达的
先问一个问题：当你给一根PCB走线加上电压，信号是瞬间到达远端吗？
答案是否定的。信号以光速的40%~70%在介质中传播。当走线长度大于信号上升沿对应物理长度的1/6时，就必须用传输线模型来分析。
传输线的等效模型是这样的：
传输线分布式参数模型
每单位长度走线，都可以等效为：
- R（串联电阻）—— 导体本身的直流和交流电阻
- L（串联电感）—— 电流变化产生的磁场储能
- C（并联电容）—— 两导体之间的电场储能
- G（并联电导）—— 介质材料的漏电损耗
说白了，一根走线就是无数个R、L、C、G小单元串联起来的网络。信号每往前走一小段，都要给这段的电容充电、克服电感的阻碍。
我习惯把传输线分成两类：
| 类型 | 常见形式 | 适用场景 |
|---|---|---|
| 微带线（Microstrip） | 外层走线，参考层在下方 | 表层走线，DDR、PCIe等 |
| 带状线（Stripline） | 内层走线，上下都有参考层 | 内层高速信号，EMI更好 |
| 共面波导（CPW） | 走线两侧有地铜 | RF射频信号 |
嗯，这里要注意：微带线信号速度快，但容易辐射；带状线屏蔽好，但速度慢一点。选哪个，看你的EMI要求和叠层结构。
2.2 特性阻抗：传输线的“身份证”
特性阻抗（Z₀）是传输线最重要的参数。它不取决于走线长度，只取决于走线的物理尺寸和材料特性。
公式很简单：
Z₀ = √(L / C)其中L是单位长度电感，C是单位长度电容。你想想看，如果走线宽了，电容变大，阻抗就降低；走线离参考层远了，电感变大，阻抗就升高。
我在项目中遇到过最典型的场景：客户要求50Ω阻抗，结果板厂反馈说线宽要6mil。但6mil的线在6层板上根本走不通——太细了。最后只能调整叠层，把介质厚度减薄，才把线宽做到8mil。
经验值参考
常见高速接口的特性阻抗目标：
- 单端信号（DDR、USB、HDMI）：50Ω ± 10%
- 差分信号（PCIe、SATA、以太网）：100Ω ± 10%（差分对之间）
- RF射频：50Ω（标准）或75Ω（视频）
影响特性阻抗的因素，我列个表：
| 参数 | 变化方向 | 对Z₀的影响 |
|---|---|---|
| 走线宽度（W） | 增大 | Z₀降低 |
| 介质厚度（H） | 增大 | Z₀升高 |
| 介电常数（εr） | 增大 | Z₀降低 |
| 铜箔厚度（T） | 增大 | Z₀略微降低 |
记住一句话：阻抗由几何决定，不是由长度决定。一根1英寸的50Ω走线和一根10英寸的50Ω走线，特性阻抗是一样的。
2.3 反射与振铃：信号的回声
信号在传输线上走，遇到阻抗突变的地方，就会发生反射。就像声音在峡谷里遇到山壁会反弹一样。
反射系数Γ的计算：
Γ = (Z_load - Z₀) / (Z_load + Z₀)其中Z_load是负载端的阻抗，Z₀是传输线的特性阻抗。
三种情况：
- 匹配（Z_load = Z₀）：Γ = 0，无反射。完美！
- 开路（Z_load = ∞）：Γ = 1，全反射，信号电压翻倍。
- 短路（Z_load = 0）：Γ = -1，全反射，信号电压反相。
振铃是怎么来的？就是反射信号在源端和负载端之间来回弹跳，叠加在原始信号上，形成过冲和下冲。我调试过一个PCIe时钟信号，振铃幅度超过200mV，直接把接收端的PLL搞失锁了。
振铃的危害
- 过冲超过器件耐压值 → 烧毁IO
- 下冲低于阈值 → 误触发逻辑
- 多次反射 → 信号建立时间变长
- EMI辐射增加 → 过不了认证
我曾经遇到过一块板子，DDR3数据线在400MHz时眼图完全闭合。用TDR一测，发现走线在BGA扇出区域宽度从5mil突然变到3mil，阻抗从50Ω跳到了65Ω。这就是典型的阻抗不连续导致的反射。
2.4 阻抗匹配基础：让信号“安静”下来
阻抗匹配的目的，就是让源端、传输线、负载端的阻抗一致，消除反射。
常用的匹配方式有四种：
| 匹配方式 | 接法 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联匹配 | 在驱动端串一个电阻 | 功耗低，简单 | 只能吸收一次反射 |
| 终端并联匹配 | 在接收端对地接电阻 | 吸收所有反射 | 直流功耗大 |
| 戴维南匹配 | 上拉到VCC，下拉到GND | 适合总线 | 功耗大，占用面积 |
| RC交流匹配 | 串联电容+电阻到地 | 无直流功耗 | 占用面积大 |
我个人最常用的是源端串联匹配。比如DDR3的地址线，我习惯在驱动端串22Ω~33Ω的电阻。为什么？因为驱动器的输出阻抗一般在10Ω~20Ω，加上串联电阻后，总输出阻抗接近50Ω，就和传输线匹配了。
选电阻的小技巧
源端串联电阻的值怎么算？
R_series = Z₀ - R_driver
比如Z₀=50Ω，驱动器的输出阻抗R_driver≈17Ω，那么串联电阻就是33Ω。但实际中，我建议你先用33Ω，然后看波形。如果过冲还大，就加大到39Ω；如果信号上升沿太慢，就减小到22Ω。
嗯，这里要提醒一句：匹配电阻要靠近源端或负载端放置。我曾经见过有人把串联电阻放在走线中间，结果反射照样存在——因为电阻到驱动端之间那段走线还是没匹配。
最后，咱们用一张图来总结传输线理论的核心逻辑：
这张图把咱们这一章的逻辑串起来了：信号需要时间传输 → 用RLCG模型描述 → 特性阻抗是关键参数 → 阻抗不连续导致反射 → 反射产生振铃 → 最终靠阻抗匹配解决。