2. 电源网络审查：电源树分析、去耦电容布局、电源完整性基础
电源网络，说白了就是板子的“血管”。信号再快、芯片再强，电源供不上或者供得不干净，一切都是白搭。我见过太多项目，原理图审查时大家盯着信号线看半天，电源部分随便画两笔就过了，结果板子回来一上电，纹波大得吓人，或者某个芯片莫名其妙复位。嗯，电源网络审查，其实比信号审查更需要细心。
2.1 电源树分析——先搞清楚“电从哪来，到哪去”
拿到一张原理图，我个人的习惯是：先不看具体电路，先把电源网络理一遍。说白了，就是画一张电源树。
电源树的核心要素：
- 输入源：板子从哪取电？DC Jack？USB？电池？电压范围是多少？
- 转换路径：用了哪些DCDC、LDO？每一级的输入输出参数对不对？
- 负载分配：每个电源轨供给了哪些芯片？电流预算够不够？
- 上电时序：有没有要求先上核心电压，再上IO电压？
我在项目中遇到过一块FPGA板，原理图上看每个电源轨都连对了，但审查电源树时发现：1.0V核心电压的DCDC最大输出电流是3A，而FPGA核心电流需求是2.8A，加上外围电路，余量几乎为零。结果板子一跑大负荷程序，电压直接掉到0.95V以下，FPGA频繁报错。这就是电源树没算清楚。
电源树审查清单：
- 每个电源轨的电压、电流、纹波要求是否明确？
- DCDC/LDO的输入电压范围是否覆盖实际输入？
- 电源转换效率是否在合理区间？
- 上电时序是否满足所有芯片要求？
- 有没有遗漏的电源轨？（比如某些芯片内部PLL需要独立供电）
下面这张图，是我做电源树分析时常用的框架。你可以照着这个思路去梳理你的板子。
2.2 去耦电容布局——不是“放得越多越好”
很多工程师觉得，去耦电容嘛，放一堆就完事了。其实不是。你想想看，电容的等效串联电阻（ESR）和等效串联电感（ESL）在高频下会严重影响去耦效果。我见过一块板子，在FPGA旁边密密麻麻放了20个0.1uF电容，结果高频纹波一点没压住。为什么？因为电容离芯片引脚太远，走线电感把电容的效果全抵消了。
去耦电容布局的核心原则：
- 就近放置：电容离芯片电源引脚越近越好，最好在1cm以内。
- 多值组合：不同容值的电容对应不同的去耦频段。大电容（10uF~100uF）滤低频，小电容（0.1uF~1nF）滤高频。
- 低ESL封装：高频去耦尽量用0402或0201封装，ESL更小。
- 电源平面优先：如果板层允许，优先用电源平面去耦，效果比电容好得多。
我的个人经验：对于高速芯片，我习惯在每个电源引脚旁边放一个0.1uF电容，然后在芯片周围均匀分布4~6个10uF电容。这样既能覆盖高频去耦，又能保证低频能量储备。别小看这个组合，我在一个DDR4项目中用这个方案，纹波从80mV降到了15mV。
去耦电容的典型配置：
| 电容值 | 封装 | 去耦频段 | 典型用途 |
|---|---|---|---|
| 100uF ~ 470uF | 1210 / 1206 | < 1MHz | 板级储能、低频去耦 |
| 10uF ~ 22uF | 0805 / 0603 | 1MHz ~ 10MHz | 芯片周围、电源入口 |
| 0.1uF ~ 1uF | 0603 / 0402 | 10MHz ~ 100MHz | 每个电源引脚旁 |
| 1nF ~ 100nF | 0402 / 0201 | 100MHz ~ 1GHz | 高速接口、PLL供电 |
注意：电容的谐振频率是去耦效果的关键。超过谐振频率后，电容会呈现感性，反而失去去耦作用。所以，高频去耦一定要用小封装、小容值的电容。
2.3 电源完整性基础——从“电压稳不稳”说起
电源完整性（PI），说白了就是保证芯片在任意时刻都能得到稳定、干净的电压。你可能会问：“电压不就是直流吗？有什么稳不稳的？”其实不是。芯片内部在高速开关时，电流会瞬间变化，产生di/dt噪声。如果电源网络阻抗太高，这个噪声就会转化成电压波动，轻则信号抖动，重则逻辑错误。
PI的核心指标：
- 目标阻抗：Z_target = (Vdd × Ripple%) / I_max。比如1.0V核心电压，允许5%纹波，最大电流3A，那么目标阻抗就是 (1.0 × 0.05) / 3 = 16.7mΩ。电源网络在全频段内的阻抗都要低于这个值。
- 直流压降：从电源输出到芯片引脚，IR drop不能超过允许范围。我见过一块板子，因为走线太细，1.0V到了芯片引脚只剩0.92V，芯片直接罢工。
- 交流阻抗：在芯片工作频率及其谐波处，电源网络的阻抗要足够低。
如何优化PI？
- 降低电源平面阻抗：用多层板，电源和地平面尽量靠近（间距≤4mil），形成低阻抗平板电容。
- 合理布置去耦电容：按频段分配电容，高频电容靠近芯片，低频电容靠近电源入口。
- 加宽电源走线：关键电源轨（如核心电压）走线宽度至少能承载1.5倍最大电流。
- 使用仿真工具：我习惯用Cadence Sigrity或Ansys SIwave跑一下PDN阻抗曲线，看看有没有超过目标阻抗的频点。
避坑指南：我曾经在一个项目中，为了省成本，把电源平面间距从3mil改成了6mil。结果板子回来后，DDR4的时序怎么都调不好。后来一测PDN阻抗，在200MHz附近有个尖峰，正好是DDR的时钟频率。这就是电源平面间距变大，平板电容变小，阻抗升高了。从那以后，我再也不敢随便改叠层参数了。
电源完整性不是玄学，是实打实的工程问题。你只要把电源树理清楚、去耦电容放对位置、PDN阻抗控制在目标范围内，大部分电源问题都能提前规避。嗯，这一块内容比较多，但都是硬功夫，值得花时间吃透。