3、阻抗控制：PCB叠层设计、阻抗计算公式、常见阻抗值（50Ω、90Ω差分）、影响阻抗的因素
阻抗控制，说白了就是让传输线有个稳定的特性阻抗。你想想看，信号在PCB上跑，每时每刻都在「看」它面前的阻抗是多少。如果阻抗忽高忽低，信号就会反射、振铃、畸变。我刚开始做高速设计那会儿，总觉得只要线宽画对了就行，结果板子回来眼图惨不忍睹……嗯，从那以后我再也不敢轻视叠层和阻抗计算了。
3.1 为什么非要控阻抗？
信号从驱动端发出，沿着走线传播。如果走线的特性阻抗与驱动端内阻、负载端阻抗不一致，能量就会在阻抗突变处反射。反射回来的信号叠加在原信号上，轻则过冲、下冲，重则逻辑误判。
核心原则：阻抗不连续 = 信号质量问题。50Ω单端、90Ω差分、100Ω差分是业界约定俗成的标准，不是因为它们有什么魔力，而是因为大多数芯片的I/O设计都围绕这些值优化。
我在一个10Gbps的SerDes项目里遇到过：明明仿真时眼图很好，板子回来却总丢包。查了三天，最后发现是叠层不对称导致差分阻抗偏了8Ω。8Ω啊，看着不多，但10Gbps下反射已经足够让误码率飙升了。
3.2 PCB叠层设计——阻抗的「地基」
叠层决定了参考平面、介质厚度、铜厚，这些直接决定了阻抗。我个人习惯是先定叠层，再算线宽，而不是反过来。
3.2.1 叠层结构的基本类型
| 叠层类型 | 层数 | 典型用途 | 阻抗控制难度 |
|---|---|---|---|
| 微带走线（Microstrip） | 顶层/底层 | 低速、短距、单端 | 低 |
| 带状线（Stripline） | 内层 | 高速、长距、差分 | 中 |
| 非对称带状线 | 内层（上下介质不等厚） | 高密度板 | 高 |
| 共面波导（CPW） | 顶层+两侧地 | 射频、毫米波 | 高 |
微带走线只有一侧有参考平面，阻抗受阻焊层影响大。带状线两侧都有参考平面，屏蔽好，但加工难度大。我一般建议：4层板以上，高速信号走内层带状线，既控阻抗又防串扰。
3.2.2 叠层设计的几个关键参数
- 介质厚度（H）：走线到参考平面的距离。越厚，阻抗越高。但太厚会导致层间耦合变差。
- 铜厚（T）：标准1oz（35μm）或0.5oz（18μm）。铜越厚，阻抗越低。
- 介电常数（Er）：FR4一般在4.2~4.5之间，但随频率变化。高频板材如Rogers可以低到3.0左右。
- 阻焊层（Solder Mask）：微带走线受阻焊影响很大，可能让阻抗降低3~5Ω。我吃过这个亏，后来都要求板厂按「阻焊覆盖」模型计算。
我的习惯：叠层设计时，先跟板厂要一份他们的「标准叠层表」。每家板厂的半固化片（PP）厚度、铜箔粗糙度都不一样，自己拍脑袋算出来的阻抗，板厂不一定能做出来。
3.3 阻抗计算公式——别死记，理解原理
阻抗计算的核心是传输线理论。你不用背公式，但要知道每个参数怎么影响结果。
3.3.1 微带线单端阻抗（近似公式）
Z0 ≈ (87 / √(Er + 1.41)) × ln(5.98 × H / (0.8 × W + T))
其中：
Z0 = 特性阻抗（Ω）
Er = 介电常数
H = 介质厚度（mil）
W = 线宽（mil）
T = 铜厚（mil）
这个公式是经验公式，精度在±5%以内。实际工程中，我都是用Polar SI9000或Saturn PCB Toolkit算，但理解公式能帮你快速判断：线宽越宽，阻抗越低；介质越厚，阻抗越高。
3.3.2 带状线单端阻抗
Z0 ≈ (60 / √Er) × ln(4 × H / (0.67 × π × (0.8 × W + T)))
带状线的阻抗对线宽更敏感，对介质厚度变化相对不敏感。所以内层走线阻抗一致性通常比表层好。
3.3.3 差分阻抗
差分阻抗不是简单的两倍单端阻抗。当两根线靠得很近时，它们之间有耦合，差分阻抗会比2×Z0小。
Zdiff ≈ 2 × Z0 × (1 - 0.48 × e^(-0.96 × S / H))
其中：
Zdiff = 差分阻抗（Ω）
Z0 = 单端阻抗（Ω）
S = 线间距（mil）
H = 介质厚度（mil）
间距S越小，耦合越强，差分阻抗越低。所以调差分阻抗时，我一般先调线宽，再微调间距。
注意：差分阻抗90Ω不是让你把单端做到45Ω然后耦合到90Ω。实际设计中，单端阻抗通常在50~55Ω之间，通过耦合降到90Ω。我曾经见过有人把单端做到45Ω，结果差分阻抗只有80Ω出头，整板报废。
3.4 常见阻抗值——为什么是50Ω、90Ω、100Ω？
| 阻抗值 | 类型 | 典型应用 | 说明 |
|---|---|---|---|
| 50Ω | 单端 | 射频、时钟、单端高速信号 | 兼顾功率容量与损耗，业界最通用 |
| 75Ω | 单端 | 视频、同轴电缆 | 损耗更低，但PCB上不常用 |
| 90Ω | 差分 | USB 2.0/3.0、HDMI、SATA | 消费电子主流差分标准 |
| 100Ω | 差分 | LVDS、Ethernet、PCIe | 通信与计算领域主流 |
| 85Ω | 差分 | 某些DDR5、MIPI D-PHY | 新兴标准，低功耗优化 |
50Ω是怎么来的？早期射频工程师发现，空气介质同轴线在50Ω时，既能承受最大功率，又有最低损耗。这个折中点就变成了行业惯例。PCB上的50Ω，说白了就是「大家都这么做，芯片也这么设计」。
90Ω差分呢？我记得最早是USB 2.0定下来的。480Mbps的速率下，90Ω差分配合特定的驱动强度，能获得最佳眼图。后来HDMI、SATA都沿用了这个值。100Ω差分则是LVDS和以太网的天下，因为它们的驱动器输出阻抗就是100Ω。
3.5 影响阻抗的因素——实战中的坑
理论算好了，板厂也确认了，但板子回来阻抗还是偏？别急，看看下面这几个因素你考虑了没有。
3.5.1 铜箔粗糙度
铜箔不是光滑的。粗糙的铜表面会让高频信号走更长的路径，等效于增加了损耗，也轻微改变了阻抗。我一般让板厂用「反转铜箔」（RTF）或「超低粗糙度铜箔」（VLP），尤其是10Gbps以上。
3.5.2 玻璃纤维编织效应
FR4的玻璃纤维和环氧树脂介电常数不一样。走线如果正好沿着玻璃纤维束的方向，局部Er会偏高，阻抗偏低。这就是所谓的「玻纤效应」。解决办法：走线斜45度，或者用扁平玻璃布（如1080、1067型）。
3.5.3 阻焊层厚度
微带走线表面覆盖阻焊油墨后，等效Er升高，阻抗降低。阻焊越厚，降得越多。我见过一个案例：板厂默认阻焊厚度25μm，但实际涂了40μm，结果50Ω走线变成了46Ω。
3.5.4 蚀刻因子
PCB蚀刻时，铜线截面不是完美的矩形，而是梯形——顶部窄、底部宽。蚀刻因子（Etch Factor）一般在2.5~3.5之间。计算阻抗时，如果按矩形算，线宽取中间值更准。
避坑指南：我曾经在批量生产时发现，同一款板子，不同批次的阻抗差了5Ω。查到最后，是板厂换了PP型号，介电常数从4.2变成了4.5。从那以后，我每次下单都会在加工说明里写死：「指定PP型号、铜箔类型、阻焊厚度，阻抗公差±5%」。
3.6 知识体系总览
下面这张图把阻抗控制的整个逻辑串起来了。从叠层出发，经过公式计算，到实际加工，每一步都有坑，每一步都要盯紧。
3.7 实战建议——跟板厂沟通的「暗号」
阻抗控制不是设计师一个人的事，板厂的工艺能力直接决定最终结果。我总结了几条跟板厂沟通的要点：
- 提供叠层结构图：标明每层铜厚、PP型号、成品板厚。不要只给一个阻抗值。
- 指定测试 coupon：要求板厂在板边做阻抗测试条，并且提供每张板的阻抗测试报告。
- 明确公差：常规±10%，高速建议±5%。多花点钱，省得返工。
- 确认阻焊厚度：微带走线必须告知阻焊类型和厚度，否则阻抗算不准。
- 要求蚀刻补偿：告诉板厂你的目标线宽，让他们根据蚀刻因子做补偿。
血的教训：有一次我赶项目，没仔细看板厂的叠层确认书。他们把我要求的1oz铜换成了0.5oz铜，理由是「库存不够」。结果阻抗全偏了，整板12层，报废。从那以后，叠层确认书我逐行签字，铜厚、PP、阻焊，一个不落。
阻抗控制说难不难，说简单也不简单。核心就三件事：叠层选对、公式算准、板厂盯紧。做到这三点，你的高速信号至少赢了一半。