测试点设计原则：可测性设计（DFT）概述、测试点覆盖率要求、测试点与信号完整性的权衡

各位工程师朋友，咱们今天聊聊测试点布局里最核心的那些原则。说实话，我刚入行那会儿，觉得测试点嘛，不就是焊盘上打个孔、拉根线出来就完事了？结果第一次做批量测试，良率直接掉了十几个点，被生产部门追着问了一个星期。从那以后，我才真正开始琢磨——测试点设计，其实是一门平衡的艺术。

可测性设计，英文叫 Design for Test，简称 DFT。说白了，就是你在画板子的时候，就得想着以后怎么测它。不是等板子做出来了，再拿着万用表到处戳。

我个人的理解，DFT 就三个目标：

你想想看，如果一块 12 层的板子，内层有个 BGA 的电源引脚虚焊了，但外面一个测试点都没留，那维修人员只能干瞪眼。这就是 DFT 没做到位。

核心观点：DFT 不是测试部门的活，是设计部门的活。你在布局阶段多花 10% 的精力，生产测试阶段能省 50% 的时间。

这个问题，我几乎每次培训都会被问到。先给个硬指标：

覆盖率类型	消费类产品	工业/汽车类	医疗/军工类
节点覆盖率	≥ 90%	≥ 95%	≥ 98%
电源网络覆盖率	≥ 85%	≥ 90%	≥ 95%
高速信号覆盖率	≥ 70%	≥ 80%	≥ 90%

但注意，覆盖率不是越高越好。我曾经在一个项目中，为了追求 100% 的节点覆盖率，硬是在一根 DDR 数据线上加了个测试点，结果导致信号反射，整条通道的眼图都闭上了。嗯，这里要注意——覆盖率要分网络类型来定。

我个人习惯把网络分成三类来对待：

实战技巧：对于高速信号，我通常会在原理图阶段就标注"禁止加测试点"的属性。这样 Layout 工程师布线时就不会误操作。你可以在 CAD 工具里创建一个名为 "NO_TEST" 的 Net Class，专门用来管理这些敏感网络。

这是 DFT 里最让人头疼的部分。测试点本质上是一个 stub（短截线），它会破坏传输线的阻抗连续性。频率越高，影响越大。

为什么会这样？我画个简单的示意图你就明白了：

从图上你能看到，测试点焊盘和引出线形成了一个 stub。这个 stub 在低频时影响不大，但一旦信号频率超过 1GHz，它就会变成一个天线，既辐射能量又引入反射。

这些年我总结了一套方法，分享给你：

避坑指南：我曾经在一个 10Gbps 的 SerDes 通道上加了测试点，结果眼图高度从 400mV 掉到了 280mV。后来查了半天，发现是测试点的寄生电容太大了。从那以后，我对高速信号的测试点设计就格外小心。

具体怎么做？我列几个原则：

频率分界法：信号频率 < 100MHz，可以放心加测试点；100MHz ~ 1GHz，谨慎加，控制 stub 长度 < 2mm；> 1GHz，尽量不加，改用耦合测试或边界扫描。
位置优先法：测试点尽量放在走线的末端，不要放在中间。末端 stub 的影响比中间小一半以上。
尺寸控制法：测试点焊盘直径不要超过 0.5mm，过孔孔径控制在 0.2mm 以内。越小，寄生电容越小。
地孔陪伴法：每个测试点旁边打一个地过孔，间距不超过 1mm。这样可以吸收部分反射能量。

下面这张图是我常用的测试点布局决策流程：

你看，这个流程走下来，大部分情况都能找到合适的方案。核心思路就是：按频率分级处理，不搞一刀切。

我拿一个实际项目的数据给你参考。这是一块 8 层板，主芯片跑 800MHz DDR3：

测试点方案	stub 长度	眼图高度	眼宽	是否通过
不加测试点	0mm	420mV	0.85UI	✅
普通测试点	5mm	310mV	0.62UI	❌
优化测试点	1.5mm	390mV	0.78UI	✅
优化测试点+地孔	1.5mm	405mV	0.82UI	✅

从数据能看出来，优化后的测试点方案，眼图损失只有 3.5%，完全可以接受。而普通方案直接损失了 26%，板子根本没法用。

个人经验：我建议你在做 PCB 布局前，先跟测试工程师开个会。问清楚他们用的测试探针是什么型号、针尖直径多大、需要多大的焊盘。很多时候，测试点尺寸过大才是信号完整性问题的根源，而不是测试点本身。

好了，关于测试点的设计原则，今天就聊到这儿。记住一句话：测试点不是越多越好，而是该有的地方必须有，不该有的地方坚决不加。这个度，需要你在实际项目中慢慢拿捏。