4、电源完整性基础：PDN阻抗、去耦电容、同步开关噪声
电源完整性，简称PI。说白了，就是保证芯片的供电质量。
你想想看，信号完整性处理的是信号线上的问题。但信号从哪来？从芯片内部出来。芯片靠什么工作？靠电源。如果电源本身就不干净，信号怎么可能好？
我刚开始做测试那会儿，就吃过这个亏。一块板子，SI仿真做得漂漂亮亮，眼图开口也大。结果一上电实测，眼图全闭了。查了三天，最后发现是PDN阻抗在某个频点飙到了10欧姆。从那以后，我再也不敢轻视电源完整性了。
核心观点：电源完整性是信号完整性的基础。PDN（Power Distribution Network，电源分配网络）设计不好，SI就是空中楼阁。
4.1 PDN阻抗：你到底想要多低？
PDN的目标是什么？很简单：给芯片提供一个稳定的电压。
芯片工作时，电流是动态变化的。尤其是现在的高速芯片，瞬间电流可能从1A跳到10A。如果PDN阻抗太大，根据欧姆定律 V = I × Z，电压就会剧烈波动。
这个波动，我们叫它 电压纹波 或 电压塌陷。
PDN阻抗的设计要求，通常用目标阻抗法来定：
Z_target = (VDD × Ripple%) / I_transient举个例子：
- VDD = 1.8V
- 允许纹波 = 3%
- 瞬态电流变化 = 2A
那么目标阻抗就是：
Z_target = (1.8 × 0.03) / 2 = 0.027 Ω = 27 mΩ嗯，27毫欧。这个数字，就是整个PDN网络从VRM到芯片焊盘，在全频段内都不能超过的阻抗上限。
我的经验：量产测试中，我习惯把目标阻抗再留20%的余量。比如算出来27mΩ，我就按22mΩ去设计。为什么？因为PCB制造有公差，电容也有容差。不留余量，到了产线上就是给自己挖坑。
4.2 去耦电容：PDN的蓄水池
PDN阻抗为什么能压下来？主要靠去耦电容。
你可以把去耦电容想象成一个个蓄水池。VRM（电压调节模块）是自来水厂，响应慢。芯片是用水大户，用水量忽大忽小。中间没有蓄水池，水压肯定不稳。
去耦电容的选型和布局，有几个关键点：
4.2.1 电容的自谐振频率
电容不是理想的。它本身有ESR（等效串联电阻）和ESL（等效串联电感）。
一个电容的阻抗曲线是这样的：
- 低频段：容性主导，阻抗随频率升高而降低
- 自谐振点：阻抗最低
- 高频段：感性主导，阻抗随频率升高而升高
所以，电容只在自谐振频率附近才有效。离开这个频点，效果大打折扣。
| 电容值 | 封装 | 典型自谐振频率 | 有效频段 |
|---|---|---|---|
| 10 μF | 0805 | ~4 MHz | 1 MHz - 10 MHz |
| 1 μF | 0603 | ~12 MHz | 3 MHz - 30 MHz |
| 0.1 μF | 0402 | ~40 MHz | 10 MHz - 100 MHz |
| 10 nF | 0402 | ~120 MHz | 30 MHz - 300 MHz |
| 1 nF | 0201 | ~400 MHz | 100 MHz - 1 GHz |
注意：我曾经在产线上遇到过一批板子，高频段PDN阻抗超标。查了半天，发现是0.1μF电容用了0805封装。ESL太大，自谐振频率只有20MHz。换成0402封装后，问题解决。封装越小，ESL越低，高频性能越好。
4.2.2 多电容并联策略
单个电容的频段太窄。怎么办？并联多个不同容值的电容。
但这里有个坑：并联电容之间会产生反谐振。
为什么会这样？
大电容在低频段是容性，到了高频段变成感性。小电容在高频段还是容性。一个大电容的感性和一个小电容的容性并联，就形成了一个LC并联谐振电路。在谐振点，阻抗会突然飙升。
这个反谐振峰，是PDN设计中最头疼的问题之一。
我的做法是：
- 容值跨度不要太大：相邻电容值相差不超过10倍。比如100nF、10nF、1nF，而不是100nF和1pF。
- 增加中间值电容：在反谐振频点附近，加一个中间容值的电容来压低尖峰。
- 使用不同ESR的电容：高ESR的电容可以展宽频段，压低反谐振峰。
4.2.3 布局布线：距离就是电感
电容放得离芯片越远，效果越差。
为什么？因为PCB走线会引入额外的电感。每1mm的走线，大约引入1nH的电感。这个电感会抬高电容的高频阻抗。
我给大家一个经验法则：
- 高频电容（1nF - 100nF）：距离芯片焊盘 < 5mm
- 中频电容（1μF - 10μF）：距离芯片 < 20mm
- 大电容（10μF以上）：可以在板边或背面
避坑指南：我曾经见过一个设计，工程师把0.1μF电容放在芯片背面，中间打了两个过孔。结果高频阻抗根本压不下去。为什么？两个过孔+背面走线，引入了至少2nH的电感。后来改成正面紧贴芯片放置，问题解决。记住：高频电容的回路面积越小越好。
4.3 同步开关噪声：SSN的噩梦
同步开关噪声，英文叫Simultaneous Switching Noise，简称SSN。
这是啥？简单说，就是多个输出同时翻转时，产生的噪声。
想象一下：一个32位的数据总线，从全0变成全1。32个驱动器同时从低电平切换到高电平。每个驱动器都需要一个瞬态电流。这些电流同时流过PDN，就会在电源和地之间产生电压波动。
SSN的幅度可以用这个公式估算：
V_SSN = N × L_eff × (dI/dt)其中：
- N = 同时翻转的驱动器数量
- L_eff = 有效回路电感
- dI/dt = 单个驱动器的电流变化率
你看，N越大，SSN越大。这就是为什么宽总线设计特别容易出问题。
3.3.1 SSN对信号的影响
SSN最直接的后果，就是造成 地弹（Ground Bounce）。
地弹是什么？就是芯片内部的地电位，相对于板级地电位发生了波动。
你想想看，如果芯片的地都在上下抖动，那输出信号的参考点就不稳定了。信号的眼图自然会变差。
我在量产测试中遇到过最典型的情况：
- 单根信号测试，眼图很好
- 32根信号同时测试，眼图全闭了
- 这就是SSN在作怪
3.3.2 降低SSN的方法
要降低SSN，核心思路就两个：降低回路电感，或者降低同时翻转的数量。
具体做法：
- 增加电源/地引脚数量：芯片封装上，多放一些VDD和VSS引脚。这样可以降低L_eff。
- 使用去耦电容：在芯片附近放高频电容，提供瞬态电流。
- 控制输出斜率：有些芯片支持Slew Rate Control，把dI/dt降下来。
- 错开翻转时间：比如用DDR的Write Leveling技术，让数据线不是同时翻转。
- 增加地平面：多层PCB中，用完整的地平面来降低回路电感。
重要提醒：量产测试中，SSN问题往往在ATE（自动测试设备）上暴露得最明显。因为ATE的测试速率高，同时翻转的通道多。我建议在测试程序中，专门加一个SSN测试项：让所有输出同时翻转，测量电源电压的塌陷幅度。如果超过50mV，就要小心了。
4.4 本章知识体系
下面这张图，总结了电源完整性的核心逻辑：
这张图把电源完整性的核心逻辑串起来了。从目标出发，到指标，再到三大支柱和具体措施，最后落到验证手段。你在实际项目中，可以按这个框架来排查问题。
总结一下：
- PDN阻抗是电源完整性的核心指标，目标阻抗法是最常用的设计方法
- 去耦电容是压阻抗的主力，但要注意自谐振频率和反谐振问题
- SSN是量产测试中的常见杀手，地弹会让眼图瞬间崩溃
- 布局布线直接影响高频性能，距离就是电感，电感就是阻抗
嗯，电源完整性这部分内容比较多。但只要你理解了PDN阻抗这根主线，剩下的都是围绕它展开的。去耦电容是为了压阻抗，布局布线是为了不破坏电容的效果，SSN是阻抗不够低导致的后果。