3、串扰分析：近端串扰与远端串扰、耦合机制、减小串扰的方法
串扰这玩意儿，说白了就是一根线上的信号，跑到旁边那根线上去了。我刚开始做SI的时候，总觉得只要阻抗控制好了就万事大吉。结果有一次量产测试，一批板子就是过不了，查了三天，最后发现是两根DDR数据线之间的串扰把时序给吃掉了。嗯，从那以后我再也不敢小看串扰了。
你想想看，现在的PCB走线密度越来越高，线宽线距越来越小。串扰如果不处理好，轻则抖动超标，重则直接误码。这一章我们就把它彻底讲透。
3.1 串扰的本质：耦合机制
串扰是怎么来的？其实就两个路径：容性耦合和感性耦合。
- 容性耦合（电场耦合）：两条线之间存在寄生电容。一条线上电压变化，通过电容耦合到另一条线。频率越高，容抗越低，耦合越强。
- 感性耦合（磁场耦合）：电流变化产生磁场，磁场在相邻线上感应出电压。这玩意儿跟电流变化率 di/dt 成正比，所以高速信号特别容易中招。
我个人习惯把这两种耦合统称为互容和互感。在传输线理论里，它们分别对应单位长度的互容 Cm 和互感 Lm。
核心公式（记住这个就行）：
近端串扰幅度 ≈ (1/4) × (Cm / C_total + Lm / L_total) × V_in
远端串扰幅度 ≈ (1/2) × (Cm / C_total - Lm / L_total) × V_in × (长度 / Tr)
注意远端串扰跟长度成正比，跟上升时间成反比。这就是为什么高速信号远端串扰特别严重。
3.2 近端串扰（NEXT）与远端串扰（FEXT）
这两个概念很多人容易搞混。我画个图你就明白了。
3.2.1 近端串扰（NEXT）
近端串扰，也叫后向串扰。信号从驱动端出发，串扰信号却往驱动端方向跑。为什么会这样？因为耦合是双向的，但近端串扰的传播方向跟攻击信号相反。
我记得有一次调试一个DDR3的地址线，近端串扰的幅度居然达到了信号幅度的15%。查了半天，发现是参考层被分割了，回流路径不连续，导致互容和互感严重失衡。
近端串扰的特点：
- 幅度跟线长有关，但存在饱和长度。超过饱和长度后，幅度不再增加。
- 饱和长度 ≈ 上升时间 × 传播速度 / 2。举个例子，Tr=100ps，传播速度约6in/ns，饱和长度就是 0.1ns × 6in/ns / 2 = 0.3in。也就是说，超过300mil，近端串扰就饱和了。
- 近端串扰的脉冲宽度等于2倍的传输线延迟。
3.2.2 远端串扰（FEXT）
远端串扰，也叫前向串扰。信号往前走，串扰也跟着往前走。这个更危险，因为它会跟主信号同时到达接收端，直接叠加在信号上。
远端串扰的特点：
- 幅度跟线长成正比。线越长，串扰越大。没有饱和长度这一说。
- 幅度跟上升时间成反比。信号越快，串扰越严重。
- 远端串扰的脉冲宽度等于攻击信号的上升时间。
注意：远端串扰在带状线中几乎为零！因为带状线的电磁场被上下参考层约束，互容和互感天然平衡（Cm/C_total ≈ Lm/L_total）。这就是为什么我建议高速信号尽量走内层。
3.3 串扰的影响：到底有多严重？
串扰不是闹着玩的。我见过一个案例，某款FPGA的配置接口，就因为串扰导致配置失败，整批板子报废。下面这个表可以帮你快速评估串扰的严重程度。
| 串扰幅度（% of V_in） | 影响等级 | 典型表现 | 建议措施 |
|---|---|---|---|
| < 5% | 安全 | 抖动略有增加，但仍在裕量内 | 无需处理 |
| 5% ~ 10% | 需关注 | 时序裕量明显减少，偶发误码 | 检查布线，考虑增加间距 |
| 10% ~ 20% | 危险 | 频繁误码，功能不稳定 | 必须重新布局布线 |
| > 20% | 致命 | 功能完全失效 | 设计推倒重来 |
3.4 减小串扰的方法：实战经验
好了，理论讲完了，咱们来点干货。怎么减小串扰？我总结了六条，按优先级排列。
3.4.1 增大线间距（最有效）
这是最直接的方法。串扰跟间距的关系不是线性的，而是指数衰减。一般来说，间距做到3倍线宽（3W规则），串扰就能降到可接受范围。
我曾经在一个项目里，因为空间受限，间距只能做到2W。结果串扰超标。后来我用了狗骨式走线，在关键区域把间距局部拉大到4W，问题就解决了。
小技巧：如果空间实在不够，优先保护时钟线和复位线。数据线偶尔串扰一下还能靠纠错扛过去，时钟线串扰了，整个系统都得完蛋。
3.4.2 减小平行长度
远端串扰跟长度成正比。所以，尽量减少两条敏感信号线的平行走线长度。如果必须平行，中间加地孔隔离。
我建议：平行长度不要超过 1/10 的信号上升沿空间延伸。比如 Tr=100ps，空间延伸约 0.6in，平行长度控制在 60mil 以内比较安全。
3.4.3 使用参考层（带状线优先）
微带线（表层走线）的串扰比带状线（内层走线）大得多。原因很简单：微带线只有一面有参考层，电磁场有一半暴露在空气中，耦合更强。
我个人的习惯是：所有时钟频率超过 100MHz 的信号，全部走内层。表层只留低速控制信号和电源。
3.4.4 加地线隔离
在两条敏感信号之间加一条地线，可以有效切断耦合路径。但要注意：地线上必须有足够的过孔接到参考层，否则地线本身会变成谐振天线，反而更糟。
地线隔离的规则：
- 地线宽度至少是信号线宽的2倍
- 地线上每隔 1/20 波长打一个地孔
- 地线两端必须接地
3.4.5 控制上升时间
这个可能有点反直觉。但事实是：信号上升时间越慢，串扰越小。很多芯片都提供了 slew rate control（压摆率控制），你可以适当调慢一点。
当然，不能调得太慢，否则时序会出问题。一般建议在满足时序的前提下，把上升时间控制在信号周期的 10%~20%。
3.4.6 差分信号天然抗串扰
差分信号对自身的串扰有天然的抑制能力。因为差分对的电磁场主要集中在两条线之间，对外辐射小，对外部干扰也不敏感。
但要注意：差分对内部的P和N线之间也有串扰。如果差分对内间距太小，共模噪声会增大。我一般把差分对内间距控制在 2W 左右。
3.5 串扰的仿真与测试
理论说得再好，不如实际测一测。我常用的串扰测试方法有两种：
- 时域串扰测试（TDT）：用TDR/TDT设备，在攻击线上加阶跃信号，在受害线上测串扰波形。可以直接读出NEXT和FEXT的幅度。
- 频域串扰测试（S参数）：用VNA测S21或S31。S21是插入损耗，S31是近端串扰，S41是远端串扰。频域测试的好处是可以看到串扰随频率的变化趋势。
量产测试中的串扰筛查建议：
量产时不可能每条线都测串扰。我建议的做法是：
- 在ICT（在线测试）阶段，用边界扫描测关键信号的串扰敏感度
- 在功能测试阶段，跑特定的串扰测试pattern（比如全0全1交替）
- 如果发现误码，用TDR定位串扰源
3.6 避坑指南
最后，分享几个我踩过的坑：
- 坑1： 我曾经以为内层走线就万事大吉了。结果发现内层走线如果上下参考层不连续（比如被电源分割），串扰反而比表层还大。所以，内层走线一定要保证参考层完整。
- 坑2： 地线隔离不是万能的。有一次我在两条时钟线之间加了一条地线，结果地线没打孔，变成了一个天线，把串扰放大了3倍。从那以后，我每条地线都至少打3个孔。
- 坑3： 不要忽略连接器区域的串扰。PCB上的串扰控制得再好，连接器引脚间距不够，一切白搭。我建议连接器选型时，优先选有地引脚隔离的型号。
串扰这东西，说难也难，说简单也简单。核心就三句话：拉开距离、缩短平行、用好参考层。把这三点做到位，90%的串扰问题都不会找上你。