1. 信号完整性概述：什么是信号完整性？为什么它在高速PCB设计中至关重要？
大家好，我是你们的讲师。做了十几年硬件，摸过的板子从几层到几十层都有。今天咱们聊聊信号完整性——这个让无数硬件工程师又爱又恨的话题。
先问个问题：你遇到过这种情况吗？板子画好了，打样回来，上电一测——咦，波形怎么长这样？该高的时候不高，该低的时候不低，还带着一堆毛刺。嗯，这就是信号完整性问题找上门了。
1.1 什么是信号完整性？
信号完整性，简称SI。说白了，就是信号从驱动端发出，经过传输路径，到达接收端时，还能保持它该有的样子。
你想想看，数字信号在理想情况下就是方波——0和1，干净利落。但现实世界哪有那么完美？PCB上的走线有电阻、有电容、有电感，信号跑在上面就像人走在泥地里——总会变形。
信号完整性的核心目标： 保证接收端能正确识别发送端发出的逻辑电平（0或1），误码率低到可以忽略不计。
我习惯把SI问题分成三类：时序问题、噪声问题、EMI问题。时序问题关乎信号能不能在规定时间内到达；噪声问题关乎信号会不会被干扰到认不出来；EMI问题嘛，就是你的板子会不会干扰别人，或者被别人干扰。
举个例子。我曾经调试一块DDR3的板子，跑800MHz的时候死活不稳定。用示波器一抓，发现数据信号的眼图几乎闭上了——眼高不够，眼宽也不够。这就是典型的SI问题。后来调整了端接电阻和走线拓扑，眼图才重新睁开。
1.2 为什么信号完整性在高速PCB设计中至关重要？
这个问题，我直接说结论：速度越高，SI问题越严重，不解决它，你的板子就是废的。
为什么会这样？
信号频率高了，波长就短了。当走线长度超过信号波长的1/10时，走线就不再是简单的导线，而是一根传输线。传输线有特性阻抗，有反射，有串扰——这些在低频时根本不用考虑的东西，到了高频全成了大爷。
| 信号频率 | 走线长度 | 是否需要考虑SI | 典型问题 |
|---|---|---|---|
| < 10 MHz | 任意 | 基本不需要 | 直流压降、热效应 |
| 10 MHz - 100 MHz | > 5 cm | 建议考虑 | 反射、过冲 |
| 100 MHz - 1 GHz | > 2 cm | 必须考虑 | 反射、串扰、电源噪声 |
| > 1 GHz | > 0.5 cm | 强制考虑 | 所有SI问题 + 介质损耗 |
你看这个表格。现在随便一个MCU都跑到几百兆了，DDR4/DDR5更是几个GHz。走线稍微长一点，不处理SI问题，信号到了接收端可能已经面目全非。
我记得有个项目，客户说他们的板子在实验室能跑，一到产线就出问题。我过去一看，走线长度差了将近2cm，阻抗也没控制。产线环境比实验室恶劣，噪声一大，信号就扛不住了。这就是典型的SI裕量不足。
警告： 不要以为低速信号就不用管SI。高速信号的回流路径如果被低速信号走线切断，照样出问题。我见过太多因为一根低速控制线没处理好，导致整板EMI超标的情况。
1.3 信号完整性问题的三大根源
SI问题千变万化，但追根溯源，无非三个根：反射、串扰、电源噪声。把这三大根源搞明白，80%的SI问题你都能自己解决。
1.3.1 反射
反射是什么？信号在传输过程中，遇到阻抗突变点，一部分能量被弹回来。就像光从空气射入水中，一部分反射，一部分折射。
反射会导致什么？过冲、下冲、振铃——波形上那些不该有的尖峰和震荡，基本都是反射搞的鬼。
反射的严重程度取决于阻抗不匹配的程度。阻抗差越大，反射越强。我习惯用反射系数Γ来衡量：
Γ = (Z_load - Z0) / (Z_load + Z0)
其中：
Z_load = 负载阻抗
Z0 = 传输线特性阻抗当Γ=0时，没有反射——这是理想情况。当Γ=±1时，全反射——信号基本传不过去。
怎么解决反射？两个办法：控制阻抗和加端接。阻抗控制让走线的特性阻抗保持一致；端接让负载阻抗匹配到特性阻抗。这两招用好了，反射问题基本能搞定。
个人经验： 我曾经在一个FPGA项目中，时钟信号过冲严重，峰值超过了芯片的绝对最大额定值。查了半天，发现是走线阻抗设计成了50Ω，但FPGA的时钟输入阻抗只有20Ω左右。后来在靠近FPGA端加了一个串联电阻，把等效阻抗拉到50Ω，过冲立刻消失了。
1.3.2 串扰
串扰，就是一根走线上的信号，通过电磁耦合，干扰到了旁边的走线。说白了，就是信号串门了。
串扰分两种：
- 容性串扰： 通过寄生电容耦合，主要影响平行走线的两端
- 感性串扰： 通过互感耦合，主要影响平行走线的中间段
串扰的大小跟几个因素有关：走线间距、走线长度、信号频率、参考平面。间距越大，串扰越小；频率越高，串扰越大。
我常用的经验法则是3W原则：走线中心间距至少是线宽的3倍，这样串扰能控制在可接受范围内。但注意，这只是经验值，不是金科玉律。高频信号或者敏感信号，可能需要5W甚至10W。
| 走线间距（相对线宽） | 串扰衰减 | 适用场景 |
|---|---|---|
| 1W | 约 -10 dB | 不推荐，串扰严重 |
| 2W | 约 -20 dB | 低速信号可接受 |
| 3W | 约 -30 dB | 一般高速信号 |
| 5W | 约 -40 dB | 敏感信号（时钟、复位） |
我记得有一次调试一块多通道ADC的板子，通道之间串扰严重，导致测量精度始终上不去。后来发现是模拟输入走线和数字时钟走线平行走了将近5cm，间距只有1W。重新布局，把模拟和数字区域彻底分开，串扰问题才解决。
1.3.3 电源噪声
电源噪声，这个大家应该不陌生。电源不干净，信号能干净吗？
电源噪声的来源很多：开关电源的纹波、负载瞬态变化引起的压降、电源分配网络（PDN）的阻抗谐振……这些噪声会通过电源引脚直接耦合到芯片内部，影响信号的输出质量。
我见过最典型的例子：一块板子，数字部分一工作，模拟电源上就出现几十mV的毛刺。查了半天，发现数字地和模拟地虽然分开了，但在电源层上，数字电源和模拟电源的走线挨得太近，通过寄生电容耦合过去了。
解决电源噪声，核心思路是降低PDN阻抗。怎么降？
- 多用去耦电容，不同容值搭配覆盖宽频段
- 电源层和地层紧耦合，减小回路电感
- 合理布局，让去耦电容尽量靠近芯片电源引脚
关键点： 去耦电容不是越多越好。电容有自谐振频率，超过这个频率，电容就变成电感了。我习惯用0.1μF + 0.01μF + 1μF的组合，覆盖从几MHz到几百MHz的频段。更高频率的噪声，靠电源层和地层的平面电容来滤除。
1.4 三大根源的关系
反射、串扰、电源噪声，这三者不是孤立的。它们经常互相影响，甚至互相放大。
举个例子：电源噪声大 → 芯片输出信号质量差 → 信号边沿变缓 → 反射问题加重 → 反射产生的振铃又通过串扰影响到其他走线。你看，一个电源问题，最后可能引发一串连锁反应。
所以处理SI问题，不能头痛医头脚痛医脚。要从系统层面去看，找到问题的根因。
下面这张图，是我自己总结的SI三大根源关系图，帮你理清思路：
1.5 小结
这一章我们聊了信号完整性的基本概念，为什么它在高速设计中如此重要，以及三大根源问题。
记住几个关键点：
- 信号完整性就是保证信号从发到收不走样
- 频率越高，走线越长，SI问题越严重
- 三大根源：反射、串扰、电源噪声，它们互相影响
- 解决SI问题要从系统层面入手，不能只看局部
后面的章节，我们会逐一深入每个问题，讲原理、讲仿真、讲实战。你准备好了吗？