4. 去耦网络布局：电容放置位置原则、过孔与走线的影响、回流路径最短化、多电容并联的避坑

布局这件事，说实话，比选电容值更考验功夫。很多工程师把原理图上的电容画得漂漂亮亮，一到PCB布局就随便一放，结果板子回来噪声压不住。我见过太多这样的案例了。

今天咱们就把去耦网络的布局原则掰开揉碎讲清楚。你想想看，电容本身再好，如果摆放位置不对、过孔乱打、回流路径绕了一大圈，那它就是个摆设。

4.1 电容放置位置原则

先说说最基础的问题——电容到底该放哪儿？

我个人习惯把去耦电容分成两级来看：

• 高频小电容（0.1μF、1nF等）：必须紧贴芯片电源引脚放置。距离不要超过1mm，最好能放在芯片同一面，直接跨在电源和地引脚之间。
• 中低频大电容（10μF、100μF等）：可以稍微远一点，但也不能超过芯片周围3-5mm的范围。

我在项目中遇到过一件事：有个同事把0.1μF电容放在芯片背面，中间隔了四个过孔。结果测电源纹波时，高频噪声完全没压住。后来把电容挪到芯片同一面、紧贴引脚，噪声直接降了15dB。嗯，这就是位置的力量。

具体摆放时，记住这几条：

1. 先放小电容，再放大电容。小电容离芯片最近，大电容可以稍微靠外。
2. 电容和芯片在同一层。如果必须跨层，过孔数量要少、距离要短。
3. 电源引脚和地引脚之间直接跨接电容。不要绕路。

4.2 过孔与走线的影响

过孔和走线，说白了就是寄生电感的来源。你想想看，一个0402电容本身ESL大概0.5nH，但一个过孔就能带来0.5-1nH的寄生电感。如果走线再绕两下，那寄生电感轻松超过电容本身。

我建议你记住这个公式：

L_via ≈ 2 * h * ln(4h/d)  (nH)

其中：
h = 过孔长度（板厚）
d = 过孔直径

举个例子：1.6mm厚的板子，0.3mm直径的过孔，寄生电感大约1.2nH。两个过孔串联就是2.4nH。这已经比一个0402电容的ESL大好几倍了。

所以，布局时要做到：

• 过孔尽量粗、尽量短。能用0.5mm就别用0.3mm。
• 电源和地过孔成对出现。紧挨着放，让电流回路面积最小。
• 走线尽量宽、尽量短。高频去耦走线宽度不要小于0.3mm。
• 避免长走线连接电容和芯片。能用铜皮就用铜皮。

4.3 回流路径最短化

回流路径，这是EMC设计里最容易被忽视的点。很多人只关心电源怎么走，不关心电流怎么回来。结果就是回流路径绕了一大圈，形成了一个大环路天线。

为什么会这样？因为高频电流总是走阻抗最小的路径，而不仅仅是走最短的物理路径。如果回流路径上有缝隙、有绕行，电流就会被迫绕路，产生辐射。

我建议你这样做：

1. 电源和地平面要完整。不要在芯片下方切割地平面。
2. 电容的地端要直接打过孔到地平面。不要通过走线绕到远处再打孔。
3. 芯片的电源引脚和地引脚之间，直接用电容跨接，让高频电流在芯片和电容之间形成小环路。

我记得有一次调试一个DDR3的板子，数据线眼图总是打不开。查了半天，发现是去耦电容的地端过孔打在了地平面的边缘，回流路径绕了整整一圈。把过孔挪到电容正下方、直接打到地平面后，眼图立马好了。

4.4 多电容并联的避坑

多电容并联，听起来很简单——把几个电容并在一起，等效ESR和ESL就降低了。但实际操作中，坑特别多。

我曾经犯过一个错误：为了降低电源噪声，在芯片旁边并了四个0.1μF电容，排成一排。结果测出来高频噪声反而比用一个电容还大。为什么？因为电容之间的互感和走线寄生电感产生了谐振。

多电容并联的正确做法：

• 不要排成一排。每个电容都要独立连接到芯片引脚，不要共享走线。
• 不同容值的电容要交错放置。比如0.1μF和1nF交替摆放，避免同容值电容之间产生强耦合。
• 电容间距不要太小。至少保持0.5mm以上，减少互感。
• 每个电容都要有自己的过孔。不要两个电容共用一个过孔。

并联方式	等效ESL	高频性能	推荐场景
排成一排、共享走线	高（走线电感叠加）	差	不推荐
独立走线、独立过孔	低（并联效果明显）	好	高频去耦
交错放置、不同容值	最低（谐振点分散）	最佳	宽频带去耦

4.5 知识体系总览

下面这张图总结了去耦网络布局的核心逻辑，你可以对照着检查自己的设计：

嗯，布局这件事，说到底就是跟寄生电感作斗争。你每多一个过孔、每多走1mm走线，都是在给噪声制造机会。反过来，你把电容放对位置、把回流路径缩到最短、把并联电容的互感降到最低，那电源噪声自然就压住了。

我个人的经验是：布局阶段多花30分钟，调试阶段就能省3天。别偷懒，把每个电容的位置都仔细斟酌一下，回报绝对值得。