1. 电源噪声的本质：电源完整性（PI）与噪声根源

大家好，我是你们的硬件讲师。今天咱们聊聊电源完整性——也就是 PI。说实话，我刚入行那会儿，总觉得只要把电源接上、电容摆上，板子就能正常工作。直到有一次，一块 8 层板的 FPGA 核心电压在 1.0V 上跳出了 ±150mV 的纹波，芯片直接死机。从那以后，我才真正开始重视 PI。

电源完整性，说白了就是保证芯片管脚上看到的电压，始终在芯片要求的范围内。你想想看，一个芯片内部有几千万甚至上亿个晶体管，它们同时翻转时，电流需求瞬间变化。如果电源路径的阻抗太高，电压就会掉下去。芯片就会出错。

PI 关注的是电源分配网络（PDN）的性能。PDN 包括 VRM、PCB 走线、平面、过孔、去耦电容，一直到芯片焊盘。我们的目标就是让 PDN 的阻抗在整个频段内都低于目标阻抗。

目标阻抗公式（经典）：

Z_target = (VDD × Ripple%) / I_transient

举个例子：VDD=1.0V，允许 5% 纹波，瞬态电流 2A，那么目标阻抗就是 25mΩ。超过这个值，电压就会超标。

我习惯把 PI 分成三个层面：

大多数工程师只关注板级，但芯片封装的影响往往被忽略。嗯，这里要注意——封装电感会让高频去耦效果大打折扣。

数字电路的核心是时钟沿。时钟沿到来时，大量寄存器同时翻转，瞬间从电源抽取大电流。这个电流变化率 di/dt 极高，可以达到 1A/ns 甚至更高。

为什么会这样？因为 CMOS 电路在翻转瞬间，PMOS 和 NMOS 会同时导通，形成一条从 VDD 到 GND 的直流通路。这就是所谓的「穿通电流」。再加上负载电容的充放电，电流尖峰就出现了。

我的经验： 曾经调试一块 DDR3 的板子，发现 VTT 电源纹波高达 80mV。查了半天，发现是 VTT 参考电压的走线太长，引入了额外电感。后来把参考电阻移到靠近芯片的位置，纹波降到了 20mV 以下。走线长度就是电感，电感就是噪声。

SSN 是多个输出同时切换时，在电源和地平面上产生的噪声。我习惯叫它「地弹」。你想想看，当 32 位数据总线同时从 0 翻转到 1 时，所有输出驱动器的电流都流经同一个地回路。地平面上的寄生电感会产生一个电压降，导致芯片内部的地电位相对于板级地电位发生偏移。

这个偏移量可以用公式估算：

V_SSN = N × L_ground × (di/dt)

其中 N 是同时翻转的驱动器数量，L_ground 是地回路电感。N 越大，L_ground 越大，SSN 就越严重。

我记得有一次，一个 FPGA 的 64 位并行总线在 200MHz 下工作，SSN 导致接收端的逻辑阈值被破坏，数据错误率高达 10⁻³。后来通过增加地过孔、优化电源平面分割，把 SSN 压到了可接受范围。

注意： SSN 不仅影响输出信号，还会通过电源网络耦合到其他敏感电路。比如 ADC 的参考电压、PLL 的供电，都可能被 SSN 污染。我曾经见过一个案例，SSN 通过共享的 3.3V 电源平面，把噪声传到了模拟前端，导致 ADC 的信噪比下降了 6dB。

电源噪声对芯片的影响是多方面的。我把它归纳为三类：

你想想看，一个 1.0V 核心电压的芯片，噪声容限可能只有 ±50mV。如果 PDN 设计不好，一个 100mV 的噪声尖峰就能让芯片崩溃。这就是为什么 PI 设计必须从系统层面考虑。

核心观点： 电源噪声不是「有没有」的问题，而是「能不能接受」的问题。我们的目标不是消除噪声——那不可能——而是把噪声控制在芯片能容忍的范围内。

下面这张图总结了电源噪声的本质和本章的核心逻辑。我习惯用这种结构图来梳理思路，希望对你有帮助。

这张图把 PI 的核心要素串起来了。左边是噪声来源，中间是 PDN 的组成，右边是噪声造成的影响。三者之间通过目标阻抗这个纽带连接。我个人习惯在设计之初就把这张图画出来，然后逐项去落实。

避坑指南： 我曾经在项目初期忽略了封装电感的影响，结果板子回来后发现高频去耦效果远不如仿真结果。后来才意识到，芯片封装内部的 bond wire 电感有 2-3nH，这个电感与片内电容谐振，产生了新的噪声峰值。所以，选型时一定要看封装模型，不要只看芯片本身。

好了，这一章的内容就到这里。电源噪声的本质你理解了，PI 的目标明确了，后面我们才能谈怎么用去耦电容去解决问题。记住一句话：噪声不可怕，可怕的是你不知道它从哪里来、有多大、怎么控制。