传输线理论（上）：传输线的基本概念、特性阻抗、传播延迟、反射与匹配

各位同学，欢迎来到《信号完整性从零到实战》的第二讲。今天咱们聊聊传输线理论的上半部分。说实话，我见过不少工程师，画了几年PCB，一碰到高速信号就懵了——波形振铃、过冲、时序跑偏，问题一大堆。其实啊，这些问题的根源，往往就是没搞懂传输线。

传输线理论，说白了就是告诉你：当信号频率高到一定程度，PCB上的走线就不再是简单的导线了，它变成了一个分布参数系统。你想想看，低频时一根导线就是短路，高频时它却像个天线，能反射、能辐射、还能延迟。嗯，这里要注意，这个“高频”的门槛其实没那么高——信号上升沿在1ns以内，哪怕时钟只有几十MHz，你也得按传输线来处理。

1. 传输线的基本概念

什么是传输线？教科书上的定义是：用于引导电磁波从一点到另一点的物理结构。在PCB上，最常见的传输线就是微带线和带状线。

• 微带线（Microstrip）：走线在表层，参考平面在下面。信号走线+介质+参考平面，就这么简单。我做过一个DDR4的项目，顶层走数据线，底层是完整的地平面，用的就是微带线结构。
• 带状线（Stripline）：走线在内层，上下都有参考平面。屏蔽性好，串扰小，但传播速度比微带线慢一点。
• 共面波导（CPW）：走线两侧有地线共面，适合射频电路。

我个人习惯，在多层板设计中，高速信号优先走带状线。为什么？因为上下都有参考平面，电磁场被约束在介质内部，对外辐射小，抗干扰能力也强。当然，代价是走线延迟会稍微大一点。

传输线类型	结构特点	典型应用	传播速度
微带线	表层走线，单参考平面	DDR数据线、时钟线	较快
带状线	内层走线，双参考平面	高速串行信号（PCIe、SATA）	较慢
共面波导	走线两侧有地线	射频、微波电路	取决于介质

2. 特性阻抗——传输线的“身份证”

特性阻抗，符号是Z₀，单位是欧姆。它是传输线最重要的参数，没有之一。什么叫特性阻抗？当信号在传输线上传播时，信号电压与信号电流的比值。注意，它不是直流电阻，而是交流阻抗，与频率无关（理想情况下）。

为什么会有一个固定的阻抗？因为传输线每单位长度都有分布电感和分布电容。信号每往前走一步，都要给这段线路的电容充电，同时电感会阻碍电流的变化。这两个效应共同决定了Z₀。

计算公式（微带线近似）：

Z₀ ≈ 87 / √(εr + 1.41) × ln(5.98h / (0.8w + t))

其中：

• εr：介质的相对介电常数
• h：介质厚度
• w：走线宽度
• t：铜箔厚度

我在项目中遇到过一件事：一块8层板，DDR3走线阻抗设计的是50Ω，结果打样回来一测，只有42Ω。查了半天，发现是叠层设计时介质厚度算错了，实际比设计薄了20%。从那以后，我每次做叠层都会让板厂提供阻抗测试报告，确认无误再投板。

3. 传播延迟——信号不是瞬间到达的

信号在传输线上传播需要时间，这个时间就是传播延迟。单位通常是ps/inch或ps/mm。传播延迟由介质的介电常数决定：

Tpd = √(εr_eff) / c

其中c是光速（约3×10⁸ m/s），εr_eff是有效介电常数（对于微带线，部分场在空气中，所以εr_eff小于板材的εr）。

典型值：

• FR4板材的微带线：约140-160 ps/inch
• FR4板材的带状线：约170-180 ps/inch
• 低损耗板材（如Rogers）：约130-150 ps/inch

你想想看，如果一根DDR3数据线长了1英寸，信号到达时间就差了约150ps。对于DDR3-1600（时钟周期625ps），这个延迟已经相当可观了。所以，等长布线不是玄学，是实打实的物理约束。

4. 反射与匹配——信号完整性的核心问题

反射是怎么产生的？一句话：阻抗不连续。当信号从一段传输线进入另一段阻抗不同的传输线（或者进入负载）时，一部分信号会反射回来，一部分会继续向前。

反射系数Γ的计算公式：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

其中Z_load是负载阻抗，Z₀是传输线特性阻抗。

• 如果Z_load = Z₀，Γ = 0，无反射——完美匹配。
• 如果Z_load = ∞（开路），Γ = 1，全反射——信号加倍。
• 如果Z_load = 0（短路），Γ = -1，全反射——信号反相加倍。

反射会导致什么问题？波形过冲、振铃、台阶、时序错误。我曾经调试过一个PCIe Gen3的链路，眼图总是闭合的。用TDR（时域反射计）一测，发现连接器处的阻抗从100Ω跳到了130Ω，反射系数0.13。虽然不大，但对于高速串行信号来说，这个反射足以让眼图质量不合格。后来在连接器下方挖空参考平面，调整了走线宽度，才把阻抗控制在100Ω±5%以内。

5. 匹配策略——怎么消除反射？

匹配的目的就是让负载阻抗等于传输线特性阻抗，或者让源端阻抗等于传输线特性阻抗。常见的匹配方式有：

1. 源端串联匹配：在驱动器的输出端串联一个电阻，使源端输出阻抗+串联电阻 = Z₀。适用于点对点拓扑。优点是功耗低，缺点是信号幅度会减半。
2. 终端并联匹配：在接收端并联一个电阻到地（或到电源），阻值等于Z₀。适用于高速总线。优点是信号幅度不损失，缺点是静态功耗大。
3. AC匹配：在终端串联一个电容再并联电阻。适用于需要隔直流的场合。
4. 戴维南匹配：用两个电阻分别上拉到电源和下拉到地，等效阻抗等于Z₀。适用于DDR等双向信号。

匹配方式	拓扑	优点	缺点	典型应用
源端串联	点对点	低功耗	信号幅度减半	时钟线、单端信号
终端并联	点对点/多点	信号完整	静态功耗大	高速总线（如HSTL）
戴维南	双向	支持双向传输	功耗大，电阻多	DDR数据线
AC匹配	点对点	隔直流	低频衰减	射频、视频

我个人习惯，对于DDR这类双向信号，戴维南匹配是最稳妥的。虽然多用了几个电阻，但信号质量有保障。对于点对点的时钟或串行信号，源端串联匹配就够用了，省电又简单。

6. 知识体系框架

下面这张图，是我自己总结的传输线理论知识体系。你可以把它当作本章的“地图”，学完回头再看，思路会更清晰。

好了，这一讲的内容就到这里。传输线理论是信号完整性的基石，理解了它，后面讲串扰、抖动、眼图的时候，你就能触类旁通。记住：阻抗匹配是高速设计的灵魂，反射控制是信号完整性的基本功。下次画板子之前，先想想你的走线是不是一条合格的传输线。