3. 反射与端接：反射产生的机理、过冲与下冲、源端端接与末端端接实战
反射，说白了就是信号在传输线上遇到了阻抗突变，一部分能量弹了回来。你想想看，信号在走线上跑，就像水在管道里流。管道粗细均匀，水流就平稳。突然管道变细了，或者有个弯，水就会溅回来。信号也一样。
我刚开始做高速设计时，总觉得反射是个理论问题，仿真跑一下就行了。直到有一次调试一块DDR3板子，波形惨不忍睹，眼图完全闭合。嗯，从那以后我再也不敢小看反射了。
3.1 反射产生的机理
反射的根本原因只有一个：阻抗不连续。信号在传输过程中，每时每刻都在“看”前方的阻抗。如果阻抗变了，信号就会分裂成两部分——一部分继续往前走，另一部分反射回来。
反射系数 Γ 的公式很简单：
Γ = (Z_load - Z_0) / (Z_load + Z_0)- Z_load：负载端的阻抗
- Z_0：传输线的特性阻抗
Γ 的范围在 -1 到 1 之间。Γ=0 表示完美匹配，没有反射。Γ=1 表示开路，信号全反射回来。Γ=-1 表示短路，信号反相反射回来。
关键点：反射不是瞬间完成的。信号从源端发出，遇到阻抗变化点产生反射，反射波再传回源端。这个过程需要时间，所以反射波形会叠加在原始信号上，形成我们看到的振铃、过冲、下冲。
我在项目中遇到过一块板子，走线从表层换到内层，过孔阻抗没控制好，反射系数高达0.3。结果时钟线上出现了明显的台阶，导致接收端误触发。后来在过孔周围加了回流地过孔，把阻抗降下来，问题才解决。
3.2 过冲与下冲
过冲和下冲是反射最直观的表现。你拿示波器看信号，波形超过了预期的高电平，那就是过冲。低于预期的低电平，那就是下冲。
为什么会这样？
假设源端输出一个上升沿，信号沿着走线传播。到了末端，如果末端阻抗比特性阻抗大（比如开路），反射系数为正，反射波和入射波叠加，电压就会超过原来的高电平。这就是过冲。
反过来，如果末端阻抗比特性阻抗小（比如短路），反射系数为负，反射波和入射波叠加，电压就会低于原来的低电平。这就是下冲。
| 现象 | 产生条件 | 典型原因 | 危害 |
|---|---|---|---|
| 过冲 | Z_load > Z_0 | 开路、高阻输入、走线阻抗偏小 | 击穿器件、EMI超标 |
| 下冲 | Z_load < Z_0 | 短路、低阻负载、走线阻抗偏大 | 逻辑误判、时序违规 |
| 振铃 | 多次反射 | 源端和末端都不匹配 | 信号质量恶化、眼图闭合 |
注意：过冲超过器件绝对最大额定值（Absolute Maximum Ratings），会直接损坏芯片。我曾经见过一块FPGA的IO口，因为过冲超过3.6V，内部ESD保护二极管烧穿，整片FPGA报废。所以过冲不是“差不多就行”，必须控制在器件手册规定的范围内。
3.3 源端端接与末端端接实战
解决反射，最直接的办法就是端接。端接的本质是“吃掉”反射波，或者让反射波不再产生。常用的端接方式有两种：源端端接和末端端接。
3.3.1 源端端接（串联端接）
源端端接，就是在驱动器的输出端串联一个电阻。这个电阻加上驱动器的输出阻抗，等于传输线的特性阻抗。这样，信号从源端发出时，就不会产生第一次反射。
我个人的习惯是：对于点对点的时钟信号、地址信号，优先用源端端接。因为源端端接不消耗直流功耗，而且实现简单。
// 源端端接电阻计算示例
// 假设驱动器输出阻抗 Z_out = 10Ω
// 传输线特性阻抗 Z_0 = 50Ω
// 则串联电阻 R_series = Z_0 - Z_out = 40Ω
// 实际选型：选择最接近的标准电阻值，比如 39Ω 或 43Ω源端端接的优点是：
- 不增加直流功耗
- 只需要一个电阻
- 适合点对点拓扑
缺点是：
- 信号上升时间会变慢（RC延迟）
- 不适合多负载拓扑
实战技巧：源端端接电阻要尽量靠近驱动器的输出引脚。我一般控制在 200 mil 以内。如果放远了，驱动器和电阻之间的那段走线就成了新的反射源，反而更糟。
3.3.2 末端端接（并联端接）
末端端接，就是在接收端并联一个电阻到地或到电源。这个电阻等于传输线的特性阻抗，这样信号到达末端时，能量被电阻吸收，不会反射回去。
末端端接有两种常见形式：
| 类型 | 接法 | 适用场景 | 缺点 |
|---|---|---|---|
| 下拉端接 | 电阻到地 | 单端信号 | 增加直流功耗 |
| 戴维南端接 | 两个电阻分压到地和电源 | 差分信号、HSTL | 两个电阻，占用面积大 |
| RC端接 | 电阻串联电容到地 | 高频信号、低功耗要求 | 电容占用面积，低频反射抑制差 |
末端端接的优点是：
- 信号质量最好，几乎没有反射
- 适合多负载拓扑（菊花链、Fly-by）
缺点是：
- 直流功耗大（电阻一直有电流）
- 需要额外的电阻或电容
避坑指南：我曾经在一个DDR4项目中，为了省功耗，所有数据线都用了源端端接。结果发现DQS信号在多个颗粒之间反射严重，眼图高度只有200mV。后来把DQS和DQS#改成了末端戴维南端接，眼图高度恢复到400mV以上。所以，对于高速双向总线，末端端接往往是更好的选择。
3.4 端接方式选择决策流程
下面这张图是我自己总结的端接方式选择流程，帮你快速决策：
3.5 实战案例：DDR3地址线端接
最后分享一个我实际做过的案例。一块DDR3板子，地址线采用Fly-by拓扑，4片DDR3颗粒。最初设计时没有加端接，仿真发现最后一个颗粒的地址信号过冲达到1.2V（VDD=1.5V），超过DDR3规范要求的1.0V最大过冲。
我的处理步骤：
- 确认拓扑：Fly-by拓扑，多负载，必须用末端端接
- 计算阻抗：走线特性阻抗50Ω，DDR3输入阻抗很高（>10kΩ），所以末端并联50Ω到VTT（0.75V）
- 选择电阻：使用两个电阻组成戴维南端接，R1=50Ω到VDD，R2=50Ω到GND，等效阻抗25Ω，等效电压0.75V
- 布局：端接电阻放在最后一个颗粒之后，距离不超过200mil
- 验证：仿真显示过冲从1.2V降到0.3V，完全满足规范
个人经验：DDR3/DDR4的VTT端接，我建议用戴维南端接而不是单电阻到VTT。因为戴维南端接不需要额外的VTT电源，直接用VDD和GND分压，省成本也省面积。当然，功耗会大一些，但DDR地址线频率不高，功耗可以接受。
反射和端接，说难不难，说简单也不简单。关键是要理解反射的物理本质，然后根据实际拓扑选择合适的端接方式。嗯，掌握了这些，大部分信号质量问题都能解决。