3. 电源树审查（上）：从输入到输出，逐级检查电源路径
电源树，说白了就是板子的“血管系统”。
我见过太多板子，功能逻辑全对，一上电就冒烟。十有八九，问题都出在电源路径上。今天咱们就聊聊，怎么从输入到输出，把这条路径上的每个元件都审一遍。
核心原则：电源树审查不是看原理图对不对，而是看“万一出问题，谁能扛得住”。
3.1 输入接口：第一道防线
电源入口，往往是整个板子最脆弱的地方。我审查原理图，习惯先看输入接口有没有犯这三个低级错误：
- 反接保护——如果输入是直流，有没有加防反接二极管或PMOS？我见过一个量产项目，就因为省了一个二极管，产线上烧了三十多块板子。
- 输入电容容量——电解电容的容值够不够？特别是热插拔场景，瞬间浪涌电流能把输入电压拉掉2V以上。
- TVS管——有没有加？耐压选型对不对？我曾经遇到一个案子，客户现场打雷，TVS管直接炸了，后来发现是选型时把钳位电压算错了。
我的习惯：输入接口至少留一个测试点（TP），方便上电时用示波器抓波形。别问我为什么——等你遇到一次“原理图看着对，板子就是起不来”的情况，你就懂了。
3.2 保险丝：不是随便选个电流值就行
很多人选保险丝，只看额定电流。其实还有三个参数必须核对：
| 参数 | 常见错误 | 正确做法 |
|---|---|---|
| 额定电流 | 选得刚好等于工作电流 | 留 1.25~1.5 倍余量，考虑温度降额 |
| 熔断时间 | 忽略浪涌电流 | 检查 I²t 值，确保上电浪涌不误熔断 |
| 分断能力 | 选小了，短路时电弧灭不掉 | 至少大于电源最大短路电流 |
我曾经踩过的坑：一个通信设备，保险丝选了 3A 慢断，结果每次上电都烧。查了半天，发现是输入电容太大（4700µF），浪涌电流峰值到了 15A。后来换成 5A 慢断，问题解决。所以，保险丝选型一定要算浪涌，不能只看稳态。
3.3 磁珠：不是所有噪声都靠它滤
磁珠这东西，看着简单，用错了很要命。
我审查磁珠时，重点看三个指标：
- 直流电阻（DCR）——如果磁珠后面接的是大电流负载（比如 2A 以上），DCR 超过 50mΩ 就会明显发热。我见过一个设计，磁珠 DCR 标称 100mΩ，实际通 3A 电流，温度直接飙到 85°C。
- 额定电流——磁珠的额定电流不是“能过多少电流”，而是“电流超过这个值后，电感量会暴跌”。说白了，磁珠会饱和。
- 阻抗曲线——你关心的噪声频率是多少？100MHz 还是 1GHz？磁珠的峰值阻抗频率必须覆盖你的噪声频段。
一个实用技巧：如果电源路径上既有磁珠又有电容，磁珠尽量靠近电源输出端，电容靠近负载端。这样磁珠先扼制高频噪声，电容再提供低阻抗回路。顺序反了，效果打五折。
3.4 电容阵列：数量、容值、耐压、ESR
电容是电源树里数量最多的元件，也是审查时最容易漏掉细节的地方。
3.4.1 容值搭配
我习惯用“一大一小”原则：一个大电解（或钽电容）稳住低频，一个小陶瓷电容搞定高频。比如：
- 100µF 电解 + 0.1µF 陶瓷 —— 经典组合，覆盖 100Hz 到 100MHz
- 如果负载是 FPGA 内核，建议再加一组 10µF 和 1µF 的陶瓷电容
3.4.2 耐压降额
陶瓷电容有个坑：加直流偏压后，实际容值会下降。比如一个 10µF/25V 的 MLCC，在 12V 下可能只剩 6µF。
我的建议：
- 电解电容：耐压 ≥ 1.5 倍输入电压
- 陶瓷电容：耐压 ≥ 2 倍输入电压
- 钽电容：耐压 ≥ 2 倍输入电压（钽电容最怕浪涌，降额要狠一点）
3.4.3 ESR 与纹波
电容的 ESR 直接决定纹波大小。公式很简单：
Vripple ≈ Iripple × ESR举个例子：如果负载纹波电流是 1A，ESR 是 50mΩ，纹波就是 50mV。如果 ESR 是 10mΩ，纹波只有 10mV。
所以，低 ESR 电容（比如钽聚合物电容）在低压大电流场景下优势明显。但要注意，ESR 太低也可能导致电源环路不稳定——嗯，这是另一个话题了。
我的审查清单：
- 每个电源引脚附近有没有至少一个 0.1µF 陶瓷电容？
- 电容到电源引脚的走线长度是否小于 2mm？
- 大电容和小电容是否交替排列？
- 所有电容的耐压是否满足降额要求？
3.5 电源路径阻抗：容易被忽略的“隐形杀手”
原理图上画一条线，PCB 上就是一段铜皮。铜皮有电阻，有寄生电感。
我算过一笔账：
- 1oz 铜，10mm 长，1mm 宽，直流电阻约 5mΩ
- 如果走 3A 电流，压降就是 15mV
- 如果走 5A，压降 25mV
看起来不大？但如果你给 FPGA 内核供电（0.9V），25mV 的压降就是 2.8% 的误差。再加上电源芯片本身的纹波，很容易超限。
我曾经遇到的情况：一块板子，DDR3 供电 1.5V，上电后 DDR 初始化总失败。查了两天，发现是电源走线绕了半个板子，路径阻抗太大，负载端实际电压只有 1.42V。后来加宽铜箔、缩短路径，问题解决。所以，审查原理图时，一定要看电源路径的铜箔宽度和长度估算。
3.6 上电时序：谁先谁后，不能乱
多路电源的板子，上电时序必须审查。比如：
- FPGA 内核电压（Vcore）必须先于 I/O 电压（Vccio）
- DDR 的 VDD 必须先于 VREF
- 模拟电路的正负电源最好同时上电
审查方法很简单：看每个电源芯片的 EN 引脚连接。如果所有 EN 都直接接 VIN，那就是同时上电。如果有 RC 延时或专用时序芯片，要算一下延时时间够不够。
一个实用建议：如果原理图上没有标注上电时序要求，建议在审查意见里加一条：“请补充上电时序要求，并确认电源芯片的 EN 引脚控制逻辑是否正确。”
3.7 测试点：别等到调试时才后悔
我审查原理图，一定会看每个关键电源节点有没有预留测试点。包括：
- 输入电源入口
- 保险丝后端
- 磁珠后端
- 每个电源芯片的输出端
- 负载端（比如 FPGA 电源引脚附近）
测试点不需要多，每个电源节点一个就够了。但如果没有，调试时你就只能拿万用表去戳芯片引脚——一不小心就短路，得不偿失。
我的习惯：测试点用 0Ω 电阻或者专用测试焊盘，直径 1.5mm 以上。太小了，示波器探头夹不住。
3.8 小结：电源树审查的“三板斧”
好了，这一章的内容不少。我帮你总结成三个核心动作：
- 看路径——从输入到输出，每个元件都过一遍，确认选型合理
- 算参数——电流、电压、阻抗、纹波，用公式估算一下，别凭感觉
- 留余量——保险丝、电容、磁珠，都要留降额余量，别卡着极限选