1. 采样电路基础：采样定理、采样保持电路原理、孔径误差与抖动

各位同学，咱们今天聊采样电路。说实话，这玩意儿是模拟和数字世界的桥梁。你想想看，现实世界的信号都是连续的，但数字处理器只认离散的0和1。怎么把连续信号变成离散值？靠的就是采样。

我刚开始做ADC设计那会儿，总觉得采样不就是每隔一段时间抓个点嘛，有什么难的？结果第一次流片回来，测试出来的频谱全是杂散，根本没法用。后来才明白——采样这事儿，水很深。

采样定理，也叫奈奎斯特采样定理。它的核心就一句话：采样频率必须大于信号最高频率的两倍。

为什么是两倍？我习惯这么理解：一个正弦波，每个周期至少采两个点，才能还原它的频率和幅度。少一个点，你就分不清它和另一个低频信号的区别了。这就是所谓的混叠。

采样定理核心公式

f_s > 2 × f_max

其中 f_s 是采样频率，f_max 是信号最高频率分量。

我在项目中遇到过一件事：一个同事设计的系统，信号带宽是10MHz，他选了20MHz的采样率。理论上是够的，但实际测试发现高频段有杂散。查了半天，发现是前端抗混叠滤波器没做好，10MHz以上的噪声被折叠回来了。所以啊，采样定理只是必要条件，不是充分条件。你还需要一个靠谱的抗混叠滤波器。

注意：实际工程中，我建议采样率至少留20%~30%的余量。比如信号最高频率10MHz，采样率别卡在20MHz，选25MHz以上更稳妥。原因？滤波器不是理想砖墙，过渡带需要空间。

采样保持电路，简称S/H。它的任务很简单：在采样时刻，把输入电压快速抓到电容上，然后保持住，让后面的ADC慢慢量化。

说白了，就是一个开关+电容的结构。开关闭合时，电容充电跟踪输入信号；开关断开时，电容上的电压保持不变。

我习惯把采样保持电路分成两种模式：

这里有个关键点——开关的导通电阻。电阻越小，电容充电越快，采样精度越高。但电阻太小，开关尺寸就大，寄生电容也跟着变大，反而影响速度。这就是个trade-off。

我的经验：设计采样开关时，我一般用互补CMOS开关（传输门）。NMOS和PMOS并联，导通电阻更平坦，信号失真更小。但要注意，输入信号摆幅不能超过电源轨，否则开关会失效。

采样保持电路的性能指标，我列几个关键的：

孔径误差，说白了就是采样时刻的不确定性。你希望开关在t=0时刻断开，但实际电路有延迟，开关可能在t=0+Δt时刻才断开。这个Δt就是孔径延迟。

更麻烦的是，这个延迟不是固定的。它会随温度、工艺、输入信号幅度变化。孔径误差的后果是什么？对于高频信号，一点点时间偏差，就会导致采样电压出现明显误差。

我举个例子：一个100MHz的正弦波，斜率最大处每皮秒变化约0.6mV。如果你的孔径抖动是1ps，那采样误差就有0.6mV。对于12位ADC、2V满量程来说，1LSB约0.5mV。你看，1ps的抖动就已经吃掉一个LSB了。

孔径误差计算公式

ΔV = (dV/dt) × Δt

其中 dV/dt 是信号变化率，Δt 是孔径抖动。

对于正弦波 A·sin(ωt)，最大变化率发生在过零点：dV/dt|max = A·ω

抖动和孔径误差其实是亲戚。孔径误差是确定性的，抖动是随机性的。抖动来自时钟源的不稳定、电源噪声、衬底噪声等。

我做过一个测试：用同一个ADC，分别用晶振时钟和PLL时钟驱动。晶振的抖动约0.5ps，PLL的抖动约2ps。结果呢？晶振方案的信噪比高了6dB。这就是抖动对系统性能的直接打击。

抖动的来源，我总结了几类：

避坑指南：我曾经在一个项目中，采样时钟走线太长，和数字信号线平行走了5cm。结果时钟边沿被数字信号串扰，抖动从0.8ps飙升到3ps。后来我把时钟线单独走，包地处理，抖动才降回来。所以啊，时钟信号的PCB布局，再怎么重视都不为过。

下面这张图，我把本章的核心知识点串起来了。你可以看到，采样定理是理论基础，采样保持电路是物理实现，孔径误差和抖动是实际限制。三者环环相扣。

你看这张图，从左到右，从理论到实现再到限制，这就是我们做采样电路设计时必须走完的路径。跳过任何一环，最后都会在测试台上暴露出来。

好了，这一章的内容就到这里。采样定理、采样保持电路、孔径误差和抖动，这三个概念是后续所有仿真和优化的基础。你把这些吃透了，后面讲采样开关的非线性、电荷注入、时钟馈通的时候，才能跟得上节奏。