3、去耦电容原理：电容的阻抗特性、ESR与ESL的影响、电容的自谐振频率、不同电容的频段覆盖

去耦电容，说白了就是电源网络的「蓄水池」和「滤网」。我刚开始做电源设计时，总觉得电容嘛，焊上去就行了。直到有一次，一块高速板在 500MHz 附近疯狂辐射超标，排查了三天，最后发现是去耦电容选型出了问题。嗯，从那以后，我再也不敢小看这颗小小的电容了。

今天我们就来把去耦电容的底裤扒干净。你理解了它的阻抗特性，就理解了电源完整性的一半。

3.1 电容的理想模型 vs 实际模型

教科书上告诉我们，电容的阻抗公式是：

Z = 1 / (2πfC)

频率越高，阻抗越低，对吧？理想情况下确实如此。但现实世界没有完美的电容。

实际电容的等效模型是一个 RLC 串联电路：

等效串联电阻 (ESR) + 等效串联电感 (ESL) + 理想电容 (C)

所以实际阻抗公式变成了：

Z = √[ ESR² + (2πfL - 1/(2πfC))² ]

你看，多了一项感抗。这就导致了电容在高频时不是「阻抗越来越低」，而是「先降后升」。

核心结论： 电容的阻抗曲线是一个 V 形（或 U 形）曲线。低频段呈容性，高频段呈感性，中间有一个阻抗最低的点——自谐振频率（SRF）。

3.2 ESR 和 ESL 的影响

ESR 和 ESL 是电容的两个「寄生参数」。我习惯把它们比作电容的「坏脾气」。

ESR（等效串联电阻）

  • 影响阻抗谷底深度： ESR 越大，自谐振频率处的阻抗谷底越浅、越宽。说白了就是「最低阻抗不够低」。
  • 影响纹波发热： 我在项目中遇到过，某款钽电容 ESR 偏高，在 2A 纹波电流下表面温度直接飙到 85°C。后来换成了低 ESR 的陶瓷电容，温度降了 30°C。
  • 影响滤波效果： 对于电源纹波抑制，ESR 越低越好。但有时候 ESR 太低反而会引起 LC 谐振峰值，需要加阻尼。
我的经验： 对于 DC-DC 输出端的去耦，我一般选 ESR 在 5-50mΩ 的 MLCC。太低了容易振荡，太高了纹波压不住。

ESL（等效串联电感）

ESL 是电容高频性能的「杀手」。为什么？因为感抗 ZL = 2πfL，频率越高，感抗越大。

  • 决定高频阻抗上升斜率： ESL 越大，过了 SRF 之后阻抗上升得越快。
  • 影响去耦半径： 电容的 ESL 包括自身寄生电感和安装电感（焊盘、过孔、走线）。我见过有人把 0402 电容用 10mil 的走线连到 2cm 外的电源引脚，结果 ESL 翻了三倍，高频去耦效果几乎为零。
  • 不同封装的 ESL 典型值：
封装 典型 ESL (nH) 适用频段
0603 0.5 - 0.8 < 500 MHz
0402 0.3 - 0.5 < 1 GHz
0201 0.15 - 0.3 < 3 GHz
01005 0.08 - 0.15 < 6 GHz
避坑指南： 我曾经在 2.4GHz 射频电路上用了 0603 的 100nF 去耦电容，结果自谐振频率只有 80MHz，对 2.4GHz 来说它就是个电感。后来换成了 01005 的 10pF，问题才解决。记住：高频去耦，封装比容值更重要。

3.3 自谐振频率（SRF）

自谐振频率是电容从「容性」变为「感性」的转折点。计算公式很简单：

SRF = 1 / (2π√(L × C))

其中 L 是总 ESL（电容自身 + 安装电感），C 是标称容值。

为什么 SRF 这么重要？因为电容只有在 SRF 以下才真正起「电容」的作用。过了 SRF，它就是个电感，不仅不去耦，反而会引入高频噪声。

我整理了一份常见电容的 SRF 参考数据：

容值 封装 典型 SRF (MHz) 有效去耦频段
10 μF 0805 5 - 10 < 5 MHz
1 μF 0603 20 - 40 < 20 MHz
100 nF 0402 80 - 150 < 80 MHz
10 nF 0402 200 - 400 < 200 MHz
1 nF 0201 500 - 1000 < 500 MHz
100 pF 0201 1500 - 3000 < 1.5 GHz
设计原则： 去耦电容的 SRF 必须高于目标去耦频率的 2-3 倍。例如，你要去耦 100MHz 的噪声，选 SRF > 200MHz 的电容。

3.4 不同电容的频段覆盖

没有一颗电容能覆盖所有频段。这就是为什么 PCB 上总是密密麻麻地摆着不同容值的电容。

我习惯把去耦电容按频段分成四类：

  1. 低频大电容（10-100 μF）： 钽电容、铝电解电容。覆盖 1-10 MHz，主要用于储能和低频纹波抑制。
  2. 中频电容（0.1-1 μF）： MLCC（X7R、X5R）。覆盖 10-100 MHz，最常用的去耦电容。
  3. 高频小电容（1-100 nF）： MLCC（NP0、C0G）。覆盖 100-500 MHz，用于高速数字 IC 的去耦。
  4. 超高频电容（1-100 pF）： 超小封装 MLCC 或薄膜电容。覆盖 500 MHz - 6 GHz，用于射频和高速 SerDes。

这里有一个常见的误区：很多人以为「容值越小，去耦频率越高」是绝对的。其实不对。容值小只是 SRF 高，但小容值的电容在低频段阻抗很高，根本去不了低频噪声。所以必须大小搭配。

下面这张图展示了不同电容的阻抗曲线和频段覆盖关系：

不同电容的阻抗曲线与频段覆盖 1 MHz 10 MHz 100 MHz 1 GHz 6 GHz 0.1 Ω 1 Ω 10 Ω 100 Ω 10 μF (低频段) 100 nF (中频段) 1 nF (高频段) 10 pF (超高频段) 低频覆盖 中频覆盖 高频覆盖 超高频覆盖 注意：实际曲线受 ESR/ESL 影响，谷底深度和位置会有偏移

3.5 实际设计中的电容组合策略

知道了不同电容的频段特性，那怎么组合呢？我分享一个我自己常用的「三步法」：

  1. 确定目标阻抗曲线： 根据芯片的瞬态电流和允许的电压波动，算出目标阻抗 Ztarget。
  2. 选择电容种类： 从低频到高频，每 10 倍频程选 1-2 种容值。比如 10μF、1μF、100nF、10nF、1nF、100pF。
  3. 优化数量和布局： 每种容值放 2-4 颗，靠近电源引脚放置。小容值更靠近芯片，大容值可以稍远。
我的习惯： 对于 FPGA 或高性能处理器，我通常会在每个电源引脚附近放一颗 100nF（0402）和一颗 10nF（0201），然后在 PCB 背面或周边放 1μF 和 10μF 的 bulk 电容。这样从 1MHz 到 1GHz 都能覆盖。

3.6 一个常见的误区：电容并联越多越好？

很多人觉得，去耦效果不好就多并几个电容。其实不一定。

并联相同容值的电容，确实能降低 ESL（并联电感减小），但也会引入反谐振（anti-resonance）。当两个不同 SRF 的电容并联时，在它们的 SRF 之间会出现一个阻抗尖峰，这个尖峰处的阻抗可能比单个电容还高。

我曾经在一个项目里，为了压 200MHz 的噪声，并了 4 颗 100nF 和 4 颗 10nF。结果在 150MHz 附近出现了一个 2Ω 的阻抗尖峰，反而把噪声放大了。后来我调整了容值比例，用 100nF + 22nF + 4.7nF 的组合，才把尖峰压下去。

避坑指南： 并联不同容值的电容时，容值比例最好大于 10:1（比如 100nF 和 10nF），这样反谐振尖峰的高度和宽度都能控制在可接受范围内。如果比例小于 5:1，反谐振会非常严重。

好了，关于去耦电容的原理，我们就聊到这里。你只要记住三个核心点：阻抗曲线是 V 形的、SRF 是分水岭、不同容值覆盖不同频段。下次选电容的时候，别只看容值，把封装和 ESL 也考虑进去，你的电源网络会感谢你的。

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