1. 电源网络基础：什么是电源分配网络（PDN）

各位硬件工程师朋友，咱们今天聊聊电源分配网络——也就是 PDN。说实话，我刚入行那会儿，觉得电源不就是给芯片供电嘛，拉几条线、放几个电容就完事了。直到有一次，一块板子调了整整两周，信号质量就是过不了，最后发现是电源纹波把高速时钟给污染了。嗯，从那以后，我再也不敢小看 PDN 了。

1.1 什么是电源分配网络（PDN）

电源分配网络，英文叫 Power Distribution Network，简称 PDN。说白了，就是从电源模块（比如 VRM、LDO、DC-DC）到芯片管脚之间，所有传输和分配电能的路径总和。

你想想看，芯片内部几百万甚至上亿个晶体管，每个时钟周期都在同步开关。电流需求瞬间变化，从几毫安跳到几安培，时间尺度在纳秒级。PDN 的任务就是：在芯片需要电流的时候，能及时、稳定地把能量送过去，同时把电压波动控制在允许范围内。

1.2 PDN 的组成要素

我在项目中遇到过不少同事，一说 PDN 就只想到 PCB 上的电源层和电容。其实 PDN 的组成远不止这些。咱们从上到下捋一遍：

1.2.1 电压调节模块（VRM）

VRM 是 PDN 的源头。它把系统输入电压（比如 12V、5V）转换成芯片需要的核心电压（比如 1.2V、1.8V、3.3V）。VRM 的响应速度、输出阻抗和纹波特性，直接决定了 PDN 的低频性能。

1.2.2 PCB 电源分配层

PCB 上的电源平面和地平面，构成了 PDN 的低阻抗传输路径。这里有个关键点：电源平面和地平面之间形成的寄生电容，其实是一个天然的分布式去耦电容。我习惯把电源层和地层紧耦合放置，间距控制在 2-4 mil，这样能获得更高的平面电容密度。

1.2.3 去耦电容网络

去耦电容是 PDN 的"能量缓冲池"。从大容量的电解电容（几百 μF）到小容量的 MLCC（几 nF），它们在不同频段发挥作用：

1.2.4 过孔与互连

过孔是 PDN 中的"瓶颈"。一个过孔的寄生电感大约在 0.5-1 nH，高频下这个电感会显著增加 PDN 阻抗。我建议在关键电源路径上使用多个并联过孔，把等效电感降下来。

1.2.5 封装与芯片内部 PDN

封装上的电源引脚、键合线或 bump，以及芯片内部的电源网格，构成了 PDN 的最后一段。这部分通常由芯片厂商提供模型，咱们做系统级设计时需要拿到这些参数才能做完整的 PDN 仿真。

1.3 PDN 的性能指标

评价一个 PDN 好不好，主要看三个指标：阻抗、噪声和压降。这三个指标相互关联，但侧重点不同。

1.3.1 目标阻抗

目标阻抗是 PDN 设计中最核心的概念。它的定义很简单：

Z_target = (VDD × Ripple%) / I_transient

其中：

• VDD：芯片工作电压
• Ripple%：允许的电压波动百分比（通常 3%-5%）
• I_transient：瞬态电流变化量

举个例子：一个 1.2V 的 FPGA 核心，允许 3% 的纹波，瞬态电流变化 5A。那么目标阻抗就是：

Z_target = (1.2 × 0.03) / 5 = 0.0072 Ω = 7.2 mΩ

这意味着，从 DC 到芯片关心的最高频率，PDN 的阻抗都不能超过 7.2 mΩ。嗯，这个值很小，做起来并不容易。

1.3.2 电源噪声

电源噪声包括纹波（Ripple）和毛刺（Spike）。纹波是周期性波动，主要来自 VRM 的开关动作；毛刺是瞬态尖峰，来自芯片内部逻辑的同步开关。

噪声的测量通常用示波器在芯片管脚处进行。这里有个坑：示波器探头的接地方式会影响测量结果。我习惯用弹簧接地针，把探头的地环路降到最小，这样测出来的噪声才真实。

1.3.3 直流压降（IR Drop）

直流压降是电流流过 PDN 电阻时产生的电压损失。公式很简单：

V_drop = I × R

但实际计算时，R 不是简单的导线电阻，而是包括 PCB 铜箔电阻、过孔电阻、接触电阻等。对于大电流场景（比如 GPU、CPU 核心供电超过 100A），IR Drop 可能达到几十毫伏，直接吃掉芯片的电压裕量。

我建议在 PCB 布局时，用宽铜皮或铜块来降低电源路径的电阻。对于超过 50A 的电流，甚至可以考虑使用嵌入式铜块或汇流条。

1.4 PDN 知识体系总览

为了让大家对 PDN 有一个整体认识，我画了一张结构图。这张图把 PDN 的组成、性能指标和设计目标串在了一起。

1.5 小结

这一章咱们把 PDN 的基础概念、组成要素和性能指标都过了一遍。记住三个关键点：

• PDN 是一个系统，从 VRM 到芯片内部，每个环节都影响最终性能
• 目标阻抗是设计的总纲，所有优化都围绕它展开
• 阻抗、噪声、压降三者相互制约，需要权衡取舍