3、去耦电容原理：电容的ESR/ESL特性，谐振频率，去耦半径与安装方式
去耦电容这东西，看起来就是个小小的元器件，但你要是小看它，板子做出来EMC测试准会给你颜色看。我做了十几年电源完整性，见过太多工程师把电容当“万能药”——哪里噪声大就贴哪里，结果该过的测试还是过不了。
说白了，电容不是理想器件。它内部藏着电阻（ESR）和电感（ESL），这两个寄生参数决定了它到底能在哪个频段干活。你想想看，如果选错了电容，或者放错了位置，它不但帮不上忙，反而可能跟PCB上的寄生参数形成谐振，把噪声放大。
核心观点：去耦电容的本质是一个LC串联谐振电路。只有在谐振频率附近，它才表现出低阻抗特性。远离谐振频率，它要么呈容性，要么呈感性——这时候去耦效果大打折扣。
3.1 电容的等效模型：ESR和ESL从哪来？
一个实际电容的等效电路，可以画成这样：
理想电容C
│
├── 串联电阻ESR（等效串联电阻）
│ └── 来自：电极材料、介质损耗、引脚接触电阻
│
└── 串联电感ESL（等效串联电感）
└── 来自：引脚长度、内部电极结构、PCB焊盘和过孔ESR和ESL都不是“设计值”，它们是工艺和结构带来的副产品。我遇到过一位同事，选了一款号称“超低ESR”的陶瓷电容用在电源滤波上，结果高频噪声反而更大了。后来一查，那款电容的ESL偏高，谐振频率掉到了几十MHz以下，根本滤不掉他要对付的100MHz噪声。
| 电容类型 | 典型ESR (mΩ) | 典型ESL (nH) | 适用频段 |
|---|---|---|---|
| 铝电解电容 | 100 ~ 1000 | 10 ~ 20 | < 1 MHz |
| 钽电容 | 100 ~ 500 | 5 ~ 10 | < 10 MHz |
| MLCC（常规） | 5 ~ 50 | 1 ~ 3 | 1 ~ 100 MHz |
| MLCC（低ESL型） | 2 ~ 10 | 0.3 ~ 0.8 | 10 ~ 500 MHz |
我的习惯：做电源去耦设计时，我会先列一张表，把板上所有关键噪声频率写出来，然后反推每个频点需要什么电容。ESR和ESL不是越小越好——ESR太小会导致Q值过高，容易在谐振点产生振铃。
3.2 谐振频率：电容的“最佳工作点”
电容的阻抗公式你肯定见过：
Z = √[ESR² + (ωL - 1/ωC)²]
其中：
ω = 2πf
L = ESL
C = 标称电容值当 ωL = 1/ωC 时，阻抗达到最小值，这个频率就是自谐振频率（SRF）：
f₀ = 1 / (2π√(L·C))为什么会这样？在谐振点，电容的容抗和感抗相互抵消，只剩下ESR。所以谐振频率处的阻抗就是ESR本身。举个例子，一个100nF的MLCC，ESL约1nH，它的SRF大约在15.9MHz。在这个频率附近，它的阻抗只有十几毫欧——这才是它真正干活的地方。
我曾经帮一个团队排查DDR3内存的电源噪声问题。他们用了10μF的电容去滤400MHz的噪声，结果完全没用。我让他们算一下SRF——10μF配2nH ESL，SRF才1.1MHz。400MHz时这个电容已经呈感性了，阻抗比不用还高。后来换成100nF加10nF的组合，问题就解决了。
注意：电容的SRF不是固定值。同样的容值，封装越小（ESL越低），SRF越高。0402封装的100nF电容，SRF可以到50MHz以上；而0805封装的同容值，SRF可能只有20MHz。选封装时一定要看你的目标频段。
3.3 去耦半径：电容能管多大范围？
电容不是“隔空发功”的器件。它必须靠近被去耦的芯片管脚，否则PCB走线和过孔引入的寄生电感会抵消掉电容的低阻抗优势。
去耦半径这个概念，说白了就是：从电容到芯片管脚之间的环路电感，不能超过电容自身ESL的1/3到1/2。超过这个范围，电容就“鞭长莫及”了。
估算公式很简单：
环路电感 L_loop ≈ 10 nH/inch（约 4 nH/cm）的走线电感
去耦半径 r ≈ (ESL / 4) cm （粗略估算）
举例：
ESL = 1 nH → r ≈ 0.25 cm = 2.5 mm
ESL = 0.5 nH → r ≈ 0.125 cm = 1.25 mm你看，低ESL电容的去耦半径只有一两毫米。这就是为什么我总强调：高频去耦电容必须紧贴芯片管脚，中间不能有过孔打断。
避坑指南：我曾经见过一块板子，工程师把100nF电容放在芯片背面，中间打了两个过孔连到正面电源管脚。结果环路电感增加了3nH，电容的SRF从30MHz掉到了12MHz，完全没起到去耦作用。后来我把电容移到正面，紧贴管脚放置，问题就解决了。
3.4 安装方式：好电容也要会“装”
电容选对了，安装方式不对，照样白搭。我总结了几条“铁律”：
- 走线要短而粗——从电容焊盘到电源/地平面的过孔，走线长度不要超过电容本体宽度的2倍。
- 过孔要靠近焊盘——过孔离焊盘越近越好，最好直接打在焊盘旁边（如果工艺允许）。
- 多个电容并联时，小电容更靠近芯片——小电容（如100nF）负责高频，必须放在最靠近管脚的位置；大电容（如10μF）可以稍远一些。
- 避免“长尾巴”——电容的电源端和地端走线要对称，不要一个长一个短，否则会引入额外的差模电感。
下面这张图展示了不同安装方式对去耦效果的影响：
3.5 多电容并联：不是越多越好
很多人喜欢在电源管脚旁边放一堆电容——10μF、1μF、100nF、10nF各来一个，觉得这样“全覆盖”。但实际效果往往不如预期。
多电容并联时，它们的ESL会并联，总ESL降低，但同时也引入了多个谐振峰。如果两个电容的SRF靠得太近，它们之间会产生反谐振，阻抗反而升高。
我建议的做法是：
- 每个频段只选1~2个电容——比如低频用10μF，中频用100nF，高频用10nF。
- 电容值之间至少差10倍——这样它们的SRF不会互相干扰。
- 小电容优先靠近芯片——高频电流走最短路径。
- 大电容可以稍远——但不要超过去耦半径。
经验之谈：我做过一个FPGA的电源去耦设计，用了3个电容（10μF + 100nF + 10nF），每个都紧贴对应的电源管脚。仿真结果显示，从DC到500MHz，电源阻抗都控制在10mΩ以下。而另一个方案用了6个电容（各种容值混搭），阻抗曲线反而出现了两个明显的反谐振峰。所以，少而精，比多而杂更有效。
3.6 总结：去耦电容的“黄金法则”
说了这么多，最后给你几条能直接用的法则：
- 先算SRF——根据目标噪声频率，反推需要的电容值和封装。
- 再算去耦半径——确保电容在芯片管脚的“有效范围”内。
- 安装要短——走线、过孔、焊盘，能多短就多短。
- 并联要谨慎——容值差10倍以上，小电容优先靠近芯片。
- 仿真验证——别光靠经验，用仿真工具看看阻抗曲线。