一、PDN 基础概念：从“供电网络”说起

各位同学，咱们今天正式开讲《电源PDN仿真与实测对标》的第一章。

PDN，全称 Power Delivery Network，中文叫“供电网络”。

说白了，它就是芯片、PCB 上从电源模块到芯片管脚之间，所有跟供电相关的路径总和。包括 VRM（电压调节模块）、PCB 上的电源/地平面、过孔、去耦电容、封装基板、C4 凸点……一直到芯片内部的晶体管。

我刚开始做 PI 的时候，总觉得 PDN 不就是几条粗线加几个电容嘛，有什么好研究的？后来有一次，一个 28nm 的 FPGA 项目，板子回来死活跑不到 1GHz，波形一塌糊涂。折腾了两周，最后发现是 PDN 阻抗在 100MHz 附近有个尖峰，刚好跟芯片的瞬态电流频率撞上了。嗯，从那以后，我再也不敢小看 PDN 了。

1.1 PDN 在电源完整性中的角色

电源完整性（PI）研究的是什么？简单讲，就是保证芯片在工作时，供电电压始终在允许的波动范围内。

PDN 就是实现这个目标的“水管系统”。

• 传输能量：把 VRM 输出的稳定电压，低损耗地送到芯片管脚。
• 抑制噪声：吸收芯片瞬态电流变化引起的电压波动。
• 提供回路：为高速信号提供低阻抗的回流路径。

你想想看，如果 PDN 设计不好，芯片就像人喝水时水管忽大忽小，要么呛着（过冲），要么渴着（欠压）。

我在一个服务器项目中遇到过，DDR4 的 VDDQ 纹波超标 30mV，结果内存读写频繁出错。最后查出来是 PDN 上少放了一颗 0.1μF 的电容。一颗电容，差点让整批板子报废。

1.2 PDN 的阻抗特性

PDN 不是一根理想的导线。它有自己的电阻、电感、电容。

这些寄生参数组合起来，就形成了 PDN 的阻抗-频率曲线。

我习惯把 PDN 的阻抗特性分成三个频段来看：

• 低频段（DC ~ 1kHz）：主要由 VRM 的输出阻抗和 PCB 走线的直流电阻决定。这个频段阻抗通常很低，但 VRM 的响应速度慢。
• 中频段（1kHz ~ 10MHz）：这是去耦电容的主场。电容的 ESL（等效串联电感）开始起作用，阻抗曲线会出现一个“谷底”，然后随着频率升高而上升。
• 高频段（10MHz ~ 1GHz+）：PCB 电源/地平面的分布电感和封装/芯片的寄生电感主导。这个频段阻抗最难控制，也是 PI 工程师最头疼的地方。

为什么会这样？因为 PDN 本质上是一个 RLC 网络。电容在低频时阻抗高，高频时阻抗低；电感正好相反。两者交叉的地方，就会产生谐振。

1.3 目标阻抗：PDN 设计的“金标准”

目标阻抗（Target Impedance）是 PDN 设计中最核心的概念。

它的定义很简单：

Z_target = (VDD × Ripple%) / I_transient

其中：

• VDD：芯片工作电压
• Ripple%：允许的电压波动百分比（通常 3%~5%）
• I_transient：芯片瞬态电流变化量

举个例子：

VDD = 1.0V
Ripple% = 5%  →  ΔV = 50mV
I_transient = 5A
Z_target = 50mV / 5A = 10mΩ

这意味着，从 DC 到芯片关心的最高频率，PDN 的阻抗必须 始终低于 10mΩ。

嗯，这里要注意：目标阻抗不是一条直线。它只在芯片瞬态电流的频谱范围内有效。比如一个 1GHz 的 CPU，它的瞬态电流主要能量集中在 DC~100MHz，那我们就只需要保证这个频段内阻抗达标。

1.4 PDN 阻抗曲线的典型形态

下面这张 SVG 图，展示了一个典型 PDN 的阻抗-频率曲线。我把它分成三个区域，对应我们刚才讲的三个频段。

从这张图可以清楚看到：

• 低频段阻抗较高，但 VRM 能稳住。
• 中频段电容开始起作用，阻抗下降，但会出现谐振峰。
• 高频段阻抗再次上升，需要靠平面和封装设计来控制。

我个人的经验是：谐振峰是最容易出问题的地方。很多 PI 问题，追根溯源都是某个频点的阻抗超标了。

1.5 本章小结

好了，第一章的内容就到这里。我们讲了三个核心概念：

概念	一句话总结	我的经验
PDN	从 VRM 到芯片的完整供电路径	别把它当简单导线，它是 RLC 网络
阻抗特性	PDN 在不同频率下的阻抗表现	分三段看：低频、中频、高频
目标阻抗	设计 PDN 的量化指标	Z_target = ΔV / ΔI，全频段达标