2. 传输线理论入门：传输线模型、反射与振铃、临界长度判断
好，咱们进入正题。上一章聊了阻抗控制为什么重要，这一章就得把根挖出来——传输线理论。说白了，高速信号在PCB上走，它不是直流电那样老老实实从A到B，它更像一根绳子，你抖一下，波就传过去了。这个波怎么传、传的过程中会遇到什么麻烦，就是传输线理论要解决的问题。
我记得刚入行那会儿，画了一块板子，时钟线也就走了七八厘米，结果示波器一测，波形上全是毛刺。老工程师看了一眼说：“你这条线，已经是一条传输线了。”我当时一愣——传输线？不就是两根导线吗？后来才明白，当信号频率高到一定程度，导线就不再是导线了，它变成了一个分布式的电磁系统。
核心认知： 传输线不是一种特殊的线，而是一种工作状态。任何两根导体，只要信号频率足够高、线长足够长，它就会进入传输线模式。这时候，你必须用分布参数电路的观点去分析它。
2.1 传输线的分布参数模型
为什么低频时不用管传输线？因为低频信号的波长很长，相比之下，PCB走线太短了，整条线上的电压电流几乎同时变化。但高频信号波长变短，走线上不同位置的电压电流就不一样了。
我习惯把传输线想象成无数个微小的RLCG单元串联起来。每个单元代表一小段线，包含：
- R（电阻）：导体的直流和交流电阻，单位Ω/m
- L（电感）：回路自感，单位H/m
- C（电容）：两导体间的分布电容，单位F/m
- G（电导）：介质漏电，单位S/m
你想想看，信号每往前走一毫米，都要给这一毫米的电容充电、克服这一毫米的电感。这就是为什么信号会延迟，为什么会有反射。
我的经验： 实际工程中，对于FR4板材、1oz铜厚、微带走线，R和G的影响通常可以忽略。真正决定传输线特性的，是L和C。所以，特性阻抗Z₀ ≈ √(L/C)，这个公式你一定要刻在脑子里。
2.2 反射是怎么发生的？
反射，是传输线里最让人头疼的事。为什么会反射？因为阻抗不连续。
想象一下，你推着一辆购物车在平地上走，突然前面有一段沙地。轮子阻力变了，你的手会感觉到一个反作用力——这就是反射。信号也一样，它沿着特性阻抗Z₀的走线前进，突然遇到一个阻抗不同的点（比如过孔、连接器、接收端引脚），一部分能量就会反弹回来。
反射系数Γ的计算很简单：
Γ = (Z_load - Z₀) / (Z_load + Z₀)其中Z_load是负载端的阻抗，Z₀是传输线的特性阻抗。
几种典型情况：
| 负载情况 | Z_load | Γ | 反射结果 |
|---|---|---|---|
| 开路 | ∞ | +1 | 全反射，电压加倍 |
| 短路 | 0 | -1 | 全反射，电压反相 |
| 匹配 | Z₀ | 0 | 无反射 |
| 失配 | ≠ Z₀ | ≠ 0 | 部分反射 |
避坑指南： 我曾经遇到过一块DDR3的板子，地址线做了端接匹配，但波形还是不好。查了半天，发现是接收端芯片内部有钳位二极管，等效阻抗不是50Ω。所以，匹配不是只看走线阻抗，还要看芯片的I/O阻抗。很多现代芯片有可编程输出阻抗，记得检查数据手册。
2.3 振铃——反射的连锁反应
反射一次，问题不大。但反射波回到源端，如果源端也不匹配，它会再次反射回去。一来一回，信号就在传输线上来回弹跳，形成振铃。
振铃的典型表现：信号上升沿之后，出现一个过冲（overshoot），然后下冲（undershoot），再慢慢稳定下来。就像你敲了一下钟，余音绕梁。
振铃的危害：
- 过冲可能击穿芯片输入端的保护二极管
- 下冲可能低于逻辑阈值，导致误触发
- 多次穿越阈值，造成时钟抖动
我个人判断振铃严重程度，会看两个指标：
- 过冲幅度：不超过电源电压的10%算安全
- 稳定时间：信号进入±10%误差带的时间，必须小于一个位宽
小技巧： 如果你在仿真中看到振铃，先别急着加端接。试试减慢驱动器的上升时间。很多FPGA和SoC的输出驱动强度是可调的，调低一档，振铃往往就消失了。这是最便宜的解决方案。
2.4 临界长度——什么时候必须当传输线处理？
这是工程中最实际的问题：走线多长才算“长”？什么时候必须考虑阻抗匹配？
判断标准很简单：走线的时延是否大于信号上升时间的1/6。
为什么是1/6？因为如果走线时延小于上升时间的1/6，反射波回来的时候，信号还在上升沿阶段，反射会被上升沿“淹没”，不会形成明显的振铃。这个经验值来自工程实践，也被SI仿真工具广泛采用。
计算公式：
L_critical = (Tr / 6) × v其中：
- Tr：信号上升时间（10%-90%），单位ns
- v：信号在PCB中的传播速度，单位inch/ns或mm/ns
对于FR4板材，信号速度大约是6 inch/ns（152 mm/ns）。所以：
L_critical (inch) ≈ Tr (ns) × 1
L_critical (mm) ≈ Tr (ns) × 25.4举个例子：
| 信号类型 | 典型Tr | 临界长度 | 工程建议 |
|---|---|---|---|
| I2C (100kHz) | ~100 ns | ~100 inch | 几乎不用考虑 |
| SPI (50MHz) | ~3 ns | ~3 inch | 超过3英寸需注意 |
| DDR3 (1600MT/s) | ~0.2 ns | ~0.2 inch | 必须全程控制阻抗 |
| PCIe Gen4 (16GT/s) | ~0.03 ns | ~0.03 inch | 必须用差分对+精确匹配 |
记住这个经验法则： 对于FR4板材，1 ns上升时间对应约1 inch临界长度。如果你的走线长度超过了这个值，就必须做阻抗控制。否则，等着你的就是信号完整性问题。
2.5 知识体系：传输线理论核心逻辑
下面这张图，是我自己总结的传输线理论入门框架。每次带新人，我都会先让他们看这张图，把整体脉络理清楚。
这张图把本章的三个核心知识点串起来了。从左到右：分布参数模型是理论基础，反射是现象，临界长度是工程判断工具。三者缺一不可。
2.6 实战中的几点体会
最后，分享几个我在项目中踩过的坑，希望能帮你少走弯路：
- 别迷信仿真软件：仿真结果漂亮，不代表板子没问题。我遇到过仿真显示振铃很小，但实际测试过冲达到30%的情况。原因是仿真模型里没包含封装寄生参数。所以，仿真要留余量，实测才是王道。
- 临界长度不是绝对红线：超过临界长度，不一定就会出问题。如果接收端是施密特触发器，或者信号频率很低，稍微超一点也没事。但如果你不确定，按临界长度的一半来设计，绝对安全。
- 端接不是万能的：很多人一看到反射就加端接电阻。但端接会增加功耗、降低信号幅度。有时候，调整走线拓扑（比如菊花链代替星形）比加端接更有效。
我的习惯： 每次画板子之前，我会先列一张表，把板上所有高速信号的上升时间和走线长度写出来。然后快速算一遍临界长度，标记出哪些信号需要重点关照。这个习惯帮我避免了好几次改板。