4. 电容的选型与组合：不同容值电容的搭配、不同封装电容的选择、电容并联特性
去耦网络设计，说白了就是跟电容的“脾气”打交道。不同容值、不同封装的电容，在高频下的表现天差地别。你想想看，如果随便抓一把电容焊上去，大概率板子能跑，但EMI和电源纹波会让你后期调试到怀疑人生。这一章，我们就把电容的选型与组合逻辑彻底捋清楚。
4.1 不同容值电容的搭配：从“单打独斗”到“团队协作”
很多新手喜欢用一个超大容值的电容去滤波，觉得“越大越干净”。实际上，电容的自谐振频率（SRF）会随着容值增大而降低。一个100μF的电解电容，SRF可能只有几十kHz；到了100MHz，它已经呈现感性，根本起不到去耦作用。
所以，我们需要用不同容值的电容组成一个“去耦梯队”。
核心原则：容值相差两个数量级（100倍）以上，才能有效避免反谐振峰叠加。
我个人习惯的搭配策略是这样的：
- 大电容（10μF ~ 100μF）：负责低频段（< 1MHz），主要应对电源的瞬态大电流波动。通常用铝电解或钽电容，放在电源入口。
- 中电容（0.1μF ~ 1μF）：负责中频段（1MHz ~ 几十MHz），这是最常见的去耦电容。MLCC（多层陶瓷电容）是首选。
- 小电容（10pF ~ 1000pF）：负责高频段（> 100MHz），专门抑制芯片高速开关产生的毛刺。我建议用0402或0201封装的NP0/C0G材质。
我在项目中遇到过一块FPGA板，核心电压1.0V，电流高达20A。一开始只放了10个10μF的陶瓷电容，结果高频纹波超标。后来在FPGA的每个电源引脚旁边加了一颗100nF和一颗100pF，纹波直接降了40%。
4.2 不同封装电容的选择：尺寸决定高频命运
封装大小直接影响电容的寄生参数。同样容值的电容，封装越小，等效串联电感（ESL）越低，高频性能越好。
| 封装 | 典型ESL (nH) | 适用频率范围 | 我常用的场景 |
|---|---|---|---|
| 0603 | ~1.5 | < 100 MHz | 板级去耦、电源滤波 |
| 0402 | ~0.8 | < 500 MHz | 芯片引脚附近去耦 |
| 0201 | ~0.4 | < 1 GHz | 高速BGA背面、射频电路 |
| 01005 | ~0.2 | > 1 GHz | 毫米波、超高速SerDes |
嗯，这里要注意：封装越小，焊接工艺越难，成本也越高。不要为了追求极致高频性能，在电源入口用0201电容——那点ESL改善对低频纹波毫无意义。
我的建议：电源入口用0603或0805，芯片引脚附近用0402，BGA背面用0201。这样既保证性能，又兼顾可制造性。
4.3 电容并联特性：1+1 不一定等于 2
两个电容并联，总容值相加，但ESR和ESL是并联关系。理论上，并联可以降低阻抗。但实际中，如果两个电容的SRF太接近，会产生反谐振峰——在某个频率点，阻抗反而比单个电容还高。
为什么会这样？因为一个电容呈感性时，另一个电容呈容性，两者并联形成LC谐振，阻抗飙升。
避坑指南：我曾经在一个DDR4的VTT电源上，并了4颗100nF的电容，结果在200MHz附近出现了一个10Ω的阻抗尖峰，导致信号眼图闭合。后来换成2颗100nF + 2颗10nF，反谐振峰消失了。
并联电容的正确姿势：
- 容值错开：相邻容值至少差10倍，最好100倍。比如10μF + 100nF + 1nF。
- 数量控制：同一容值的电容不要超过3颗。超过3颗，边际效益急剧下降，反而增加反谐振风险。
- 布局对称：并联的电容要尽量靠近，走线等长，否则寄生电感差异会破坏并联效果。
下面这张图展示了不同容值电容并联后的阻抗曲线变化，你可以直观看到反谐振峰的形成与抑制。
4.4 实战选型清单：一个典型的去耦网络
假设我们要为一个1.8V的数字核心供电，目标阻抗在100MHz以内低于0.1Ω。我会这样搭配：
| 容值 | 封装 | 数量 | 材质 | 放置位置 |
|---|---|---|---|---|
| 47μF | 0805 | 2 | X5R | 电源入口 |
| 4.7μF | 0603 | 4 | X7R | 电源平面附近 |
| 100nF | 0402 | 8 | X7R | 每个芯片引脚旁 |
| 1nF | 0402 | 4 | NP0/C0G | 高速信号引脚旁 |
| 100pF | 0201 | 4 | NP0/C0G | BGA背面 |
小技巧：在PCB布局时，把不同容值的电容交错放置，不要把所有大电容堆在一起。这样能避免局部反谐振，让整个频段的阻抗更平坦。
最后说一句，电容选型没有“万能公式”，每个项目都要根据芯片的电流瞬态、工作频率、PCB叠层来调整。但只要你掌握了“容值错开、封装匹配、并联避坑”这三个原则，至少能保证你的去耦网络不会出大问题。