4. 反射与端接（上）：反射的形成机理、反射系数与电压驻波比(VSWR)、源端端接与并联端接
4.1 反射是怎么来的？—— 阻抗不连续才是元凶
先问大家一个问题：信号在传输线上跑得好好的，为什么到了末端会“弹回来”？
说白了，就是阻抗变了。信号在传输线上走，它希望看到的阻抗是恒定的。比如50Ω的线，信号一路走一路觉得“嗯，舒服”。结果到了末端，突然接了个高阻或者低阻，信号就懵了——能量送不出去，只能往回弹。
我早年调试一块FPGA板子时，就吃过这个亏。DDR数据线末端没做匹配，示波器一看，波形上全是台阶，数据根本读不对。后来加了端接电阻，世界清净了。
反射的本质，就是信号在传输路径上遇到了阻抗突变点。这个突变点可能是：
- 走线末端开路（比如没接负载）
- 走线末端短路（比如直接接地）
- 过孔、连接器、分支线（阻抗变化）
- 走线宽度变化（阻抗不连续）
核心结论：只要阻抗不连续，反射就一定会发生。我们的目标不是消灭反射（不可能），而是把反射控制在系统能容忍的范围内。
4.2 反射系数与电压驻波比（VSWR）
4.2.1 反射系数 Γ —— 反射有多强？
反射系数，用希腊字母 Γ（Gamma）表示。它定义很简单：
Γ = (Z_load - Z_0) / (Z_load + Z_0)其中：
- Z_load：负载阻抗
- Z_0：传输线特性阻抗
Γ 的取值范围是 -1 到 +1：
- Γ = 0：完美匹配，无反射（理想情况）
- Γ = +1：负载开路，全反射（相位不变）
- Γ = -1：负载短路，全反射（相位反转）
举个例子。50Ω的线，接一个75Ω的负载：
Γ = (75 - 50) / (75 + 50) = 25 / 125 = 0.2反射系数0.2，意味着20%的电压被反射回来。剩下的80%进了负载。
我的经验：实际工程中，|Γ| < 0.1 就算很好了。如果超过0.3，波形大概率会出问题。我曾经在一个PCIe项目里，因为连接器阻抗偏差太大，Γ跑到0.4，眼图直接闭上了。
4.2.2 电压驻波比 VSWR —— 反射的“可见”指标
VSWR 是反射系数在工程上的另一种表达方式。它描述的是传输线上电压波腹与波节之比：
VSWR = (1 + |Γ|) / (1 - |Γ|)VSWR 的取值范围是 1 到 ∞：
- VSWR = 1：完美匹配（Γ=0）
- VSWR = 2：Γ≈0.333，约33%反射
- VSWR = ∞：全反射（开路或短路）
为什么射频工程师喜欢用VSWR而不是Γ？因为VSWR是正数，而且数值越大问题越严重，直观。我见过一些射频模块的规格书上写“VSWR < 1.5”，换算成Γ大约是0.2，反射功率约4%。
| VSWR | 反射系数 |Γ| | 反射功率占比 | 工程评价 |
|---|---|---|---|
| 1.0 | 0 | 0% | 理想 |
| 1.2 | 0.091 | 0.8% | 优秀 |
| 1.5 | 0.200 | 4.0% | 良好 |
| 2.0 | 0.333 | 11.1% | 临界 |
| 3.0 | 0.500 | 25.0% | 差 |
注意：VSWR 和 Γ 只是同一个物理现象的不同数学表达。不要被两个指标搞晕，记住一个就能换算另一个。我个人习惯用反射系数，因为计算端接电阻时直接代入 Γ 更方便。
4.3 反射的直观理解 —— 信号反弹与台阶波形
反射不只是理论概念。在示波器上，你能直接看到它的“罪行”。
假设一个驱动端输出3.3V，经过50Ω传输线，末端开路（Z_load = ∞）。信号到达末端时，发现没路可走，只能全反射回来。反射系数 Γ = +1，反射波与入射波同相叠加，末端电压变成 3.3V + 3.3V = 6.6V。
你可能会问：“那驱动端看到什么？”
驱动端一开始输出3.3V，信号往前走。等反射波回来，驱动端电压会跳变。如果驱动端内阻也是50Ω，反射波回来会被吸收一部分，最终稳定在3.3V。但如果驱动端内阻很小（比如10Ω），反射波回来会再次反射，形成来回震荡——这就是振铃。
我调试过一个SDRAM时钟线，末端没端接，波形上冲到了5V以上，直接把接收端的输入引脚打坏了。从那以后，我对端接再也不敢马虎。
4.4 端接策略 —— 把反射“吃掉”
端接的本质，就是在阻抗突变点附近加一个电阻，让信号看到的阻抗等于传输线特性阻抗，从而消除或减小反射。
常用的端接方式分两大类：源端端接和并联端接。这一章我们先讲这两种。
4.4.1 源端端接（串联端接）
源端端接，也叫串联端接。做法很简单：在驱动端输出引脚附近，串一个电阻 R_s。
原理：驱动端内阻 R_driver 加上串联电阻 R_s，等于传输线特性阻抗 Z_0。
R_driver + R_s = Z_0举个例子。驱动端内阻约20Ω，传输线50Ω，那么串联电阻选30Ω。这样驱动端看到的阻抗就是50Ω，信号出发时没有反射。
源端端接的特点：
- 优点：只用一个电阻，功耗低，不增加直流负载
- 缺点：信号到达末端时幅度只有一半（分压），靠末端开路反射翻倍到满幅
- 适用场景：点对点连接，走线较短（< 6英寸）
我的习惯：源端端接电阻尽量靠近驱动端引脚，不要超过200mil。远了就没效果了。我曾经见过有人把电阻放在走线中间，反射照样严重。
4.4.2 并联端接（远端端接）
并联端接，也叫远端端接。电阻放在接收端，一端接信号线，另一端接电源或地。
常见两种形式：
- 下拉到地：R_pull = Z_0，信号末端直接匹配到地
- 上拉到电源：R_pull = Z_0，信号末端匹配到电源（需要交流耦合时用）
并联端接的特点：
- 优点：信号幅度不损失，波形干净
- 缺点：直流功耗大（电阻一直有电流），驱动能力要求高
- 适用场景：高速总线（如DDR、PCIe），对信号质量要求高的场合
举个例子。50Ω传输线，末端下拉50Ω到地。信号到达末端时，看到50Ω负载，完美匹配，无反射。但代价是：如果信号高电平是3.3V，电阻上一直有 3.3V / 50Ω = 66mA 的电流。多个信号线加起来，功耗可观。
避坑指南：我曾经在一个DDR3项目里用了并联端接，没算总功耗。结果板子跑起来，端接电阻区域烫得能煎鸡蛋。后来改用了源端端接加ODT（片上端接）才解决。并联端接一定要算热耗！
4.5 两种端接的对比与选择
| 对比项 | 源端端接（串联） | 并联端接（远端） |
|---|---|---|
| 电阻数量 | 1个/线 | 1个/线 |
| 直流功耗 | 低 | 高 |
| 信号幅度 | 减半（靠反射恢复） | 满幅 |
| 驱动要求 | 低 | 高 |
| 适用拓扑 | 点对点 | 点对点/多点 |
| 高速性能 | 一般（< 1GHz） | 好（可达数GHz） |
怎么选？我个人的经验是：
- 低速、短走线、点对点 → 源端端接，简单省事
- 高速、长走线、多负载 → 并联端接，信号质量优先
- 功耗敏感 → 优先考虑源端端接
4.6 本章知识体系图
下面这张图帮你理清反射与端接的核心逻辑：
4.7 小结
这一章我们聊了反射的根因——阻抗不连续。反射系数 Γ 和 VSWR 是衡量反射严重程度的两个指标，本质是一回事。源端端接和并联端接是两种最基础的反射消除手段，各有优劣。