1. 信号完整性概述：什么是信号完整性？为什么它如此重要？

各位好，我是你们这门课的老朋友。咱们今天聊聊信号完整性——SI，圈里人常这么叫。

说白了，信号完整性就是研究“信号在传输过程中有没有变样”。你发出去一个完美的方波，到了接收端是不是还那么漂亮？有没有变形？有没有延迟？有没有多出一些不该有的毛刺？这就是SI要管的事。

我刚开始做硬件那会儿，总觉得只要原理图连对了，板子就能跑。直到有一次，一块板子在实验室死活调不通，示波器一抓——好家伙，时钟线上全是振铃，数据眼图都快闭上了。从那以后，我再也不敢小看SI了。

1.1 为什么信号完整性很重要？

你想想看，现在的芯片速率越来越快。DDR5都到6400 MT/s了，PCIe 5.0跑32 GT/s。信号沿儿那么陡，走线稍微长一点、阻抗不连续一点，信号就废了。

我总结过三个“不重视SI的后果”：

• 功能跑不起来——时序不满足，芯片采错数据
• 跑起来但不稳——温度一变、电压一抖就死机
• 能跑但过不了认证——EMI超标，FCC/CE卡住你

嗯，这三个坑我都踩过。尤其是第三个，有一次产品都准备量产了，EMI测试没通过，硬是改版两次，多花了三个月。所以我现在做项目，SI仿真和设计是必须前置的。

1.2 信号完整性问题的三个主要方面

SI问题看着多，其实归纳起来就三大类：时序、噪声、EMI。我习惯把它们叫做“SI三座大山”。

1.2.1 时序问题

时序是什么？就是信号该什么时候到，就得什么时候到。早到或晚到，芯片都可能采错数据。

举个例子，DDR的读操作。数据信号和时钟信号必须满足建立时间（setup time）和保持时间（hold time）。如果走线太长，数据延迟太大，时钟沿来的时候数据还没稳定——完蛋，采到的是个不确定值。

我遇到过最头疼的一次，是两块板子用同一个设计，一块能跑一块不能。查了三天，发现是PCB板材批次不同，介电常数有差异，导致走线延迟变了。从那以后，我设计高速接口时一定会留时序裕量，至少20%。

时序参数	含义	典型问题
建立时间（Tsu）	数据在时钟沿前必须稳定的时间	走线过长、负载过重导致数据迟到
保持时间（Th）	数据在时钟沿后必须保持的时间	时钟偏斜（skew）导致数据提前消失
时钟偏斜（Skew）	同一时钟到达不同器件的时差	走线不等长、时钟树不平衡
抖动（Jitter）	时钟边沿的随机偏移	电源噪声、串扰引起

1.2.2 噪声问题

噪声，就是信号上不该有的那些“杂波”。常见的噪声类型有：

• 反射（Reflection）——阻抗不匹配，信号弹回来
• 串扰（Crosstalk）——相邻走线互相感应
• 地弹（Ground Bounce）——同时开关太多IO，地电位被抬升
• 电源纹波（Power Ripple）——供电不干净，信号跟着抖

我印象最深的是串扰。有一回做一块8层板，DDR数据线挨得太近，结果读数据时总出错。用仿真一看，串扰幅度达到了信号摆幅的15%！后来把线间距从3W改到5W（W是线宽），问题才解决。

1.2.3 EMI问题

EMI——电磁干扰。说白了，你的板子不能变成一个“发射塔”，也不能被别人的“发射塔”干扰。

EMI分两类：

• 辐射发射（Radiated Emission）——板子向外辐射能量
• 传导发射（Conducted Emission）——噪声通过电源线、信号线传导出去

EMI的根源往往是高速信号的谐波。比如一个100MHz的时钟，它的3次谐波（300MHz）、5次谐波（500MHz）都可能辐射出去。如果这些频率落在某个频段的限值之外，你就等着整改吧。

我有个惨痛教训：一块板子，所有信号都仿真通过了，EMI预扫也没问题。结果正式测试时，发现某个频点超标6dB。查到最后，罪魁祸首是一根没端接的地址线，它像一根天线一样把能量辐射出去了。所以我现在做设计，所有不用的IO、未连接的走线，一律端接或拉低。

1.3 信号完整性知识体系总览

下面这张图，是我自己梳理的SI知识框架。你把它记在心里，后面30章的内容就都有脉络了。

这张图你看懂了吗？从上到下，先理解SI是什么，再掌握三大类问题，然后学习设计方法，最后用量测手段验证。这就是我们这门课30章的完整逻辑。

1.4 小结

这一章，我们聊了信号完整性的基本概念。记住三句话：

1. 信号完整性就是保证信号在传输过程中不失真
2. 不重视SI，轻则功能不稳，重则项目延期、成本翻倍
3. SI问题逃不出时序、噪声、EMI这三个圈子

我个人习惯，每开始一个新项目，都会先问自己三个问题：这个接口的时序裕量够不够？走线有没有串扰风险？EMI有没有预留滤波措施？这三个问题想清楚了，后面80%的SI问题都能提前规避。

好了，第一章就到这里。后面我们会深入每一个知识点，从理论到仿真，再到实测，一步步把SI吃透。