4. 去耦电容网络：电源稳定的守护者
去耦电容，这玩意儿看着不起眼，但电源能不能稳住，全靠它。我见过不少新手，原理图里哗啦啦放一堆电容，板子回来一测，纹波大得吓人。说白了，电容没放对地方，等于白放。
这一节，咱们就把去耦电容的来龙去脉讲清楚。从原理到实战，从选型到布局，一步到位。
4.1 去耦电容的作用与原理
先问个问题：芯片为什么需要去耦电容？
芯片在工作时，电流需求是瞬间变化的。比如CPU从空闲切换到满载，电流可能在纳秒级内飙升。电源路径上有走线电感，电流来不及从远端电源送过来，电压就会瞬间跌落。这就是所谓的瞬态响应问题。
去耦电容的作用，就是充当一个本地能量缓存。芯片需要大电流的瞬间，电容就近放电顶上；等电流平稳了，电源再慢慢给电容充电。
核心原理一句话：去耦电容 = 芯片旁边的“小水库”。电源是自来水厂，电容就是你楼顶的水箱。水厂供水慢，但水箱放水快。
从频域角度看，去耦电容还有一个关键作用——降低电源阻抗。理想情况下，我们希望电源对地阻抗在所有频率下都接近0Ω。但实际走线和过孔都有寄生电感，导致高频时阻抗飙升。电容的ESR和ESL决定了它在哪个频段有效。
4.2 电容的ESR/ESL参数
电容不是理想的。真实电容的等效模型是一个RLC串联电路：
- ESR（等效串联电阻）：电容内部的欧姆损耗。ESR越大，电容充放电时发热越严重，滤波效果也越差。
- ESL（等效串联电感）：电容引脚和内部结构带来的寄生电感。ESL决定了电容的自谐振频率（SRF）。
为什么自谐振频率重要？因为电容在SRF以下呈容性，阻抗随频率升高而降低；在SRF以上呈感性，阻抗反而随频率升高而升高。换句话说，电容只在SRF以下才有效。
| 电容类型 | 典型ESR (100kHz) | 典型ESL | 自谐振频率 (10nF为例) | 适用场景 |
|---|---|---|---|---|
| 铝电解 | 几十mΩ ~ 几Ω | 10~20nH | ~10MHz | 低频去耦、储能 |
| 钽电容 | 几百mΩ ~ 几Ω | 5~10nH | ~20MHz | 中低频去耦 |
| MLCC (X7R/X5R) | 几mΩ ~ 几十mΩ | 1~3nH | ~100MHz | 中高频去耦 |
| MLCC (C0G/NP0) | <10mΩ | <1nH | >200MHz | 高频去耦、RF |
我的经验：选MLCC时，别只看容值。ESR和ESL才是决定高频性能的关键。我曾在某款FPGA项目里，用0402封装的X7R电容替代了0805的，ESL从2nH降到0.8nH，10MHz以上的电源纹波直接降了40%。
4.3 去耦电容的布局与布线
布局布线，是去耦电容设计里最容易翻车的地方。电容选得再好，放错位置等于白搭。
我总结了几条铁律：
- 电容尽量靠近芯片电源引脚。距离越短，回路电感越小。理想情况是电容焊盘紧挨着芯片引脚，中间不要有过孔。
- 用宽走线或铜皮连接。从电容到芯片电源引脚的走线，宽度至少是过孔焊盘的2倍。窄走线会增加寄生电感。
- 过孔要靠近电容焊盘。如果必须用过孔换层，过孔要打在电容焊盘旁边，而不是绕一大圈再打孔。
- 小电容优先靠近芯片。小容值电容（如0.1μF、10nF）负责高频去耦，必须放在最靠近芯片的位置。大电容（如10μF、100μF）可以稍远一些。
- 电源和地回路要短。电流从电源层→过孔→电容→芯片→地层，整个回路面积越小越好。
我曾经踩过的坑：某次设计DDR3内存的VTT电源，我在原理图上放了4个0.1μF电容，布局时为了走线方便，把它们全放在芯片背面，中间隔了4个过孔。结果信号测试时，VTT纹波高达120mV，DDR3根本跑不到标称频率。后来把电容移到芯片正面，紧挨着引脚，纹波降到35mV。教训就是：距离每多1mm，高频性能就降一截。
4.4 不同容值电容的组合策略
单一容值的电容，有效频段很窄。要覆盖从低频到高频的宽频段，必须用多容值组合。
组合策略的核心思路：
- 大电容（10μF~100μF）：负责低频去耦和储能，应对ms级的电流变化。常用铝电解或钽电容。
- 中电容（0.1μF~1μF）：负责中频去耦，应对μs级的电流变化。常用MLCC。
- 小电容（1nF~10nF）：负责高频去耦，应对ns级的电流变化。常用C0G/NP0 MLCC。
组合时要注意：容值跨度不要太大。比如从100μF直接跳到0.1μF，中间会有频段缺口。我习惯按10倍或5倍递减：100μF → 10μF → 1μF → 0.1μF → 10nF。
一个实用的组合示例（以FPGA核心电源1.0V为例）：
- 4颗 100μF 钽电容（板级储能）
- 8颗 10μF MLCC（中频去耦，分布在芯片四周）
- 16颗 0.1μF MLCC（高频去耦，紧贴芯片引脚）
- 8颗 10nF C0G MLCC（超高频去耦，放在最靠近芯片的位置）
为什么小电容要放最多？因为高频噪声的频谱很宽，需要多个小电容并联来降低ESL。并联n个相同电容，总ESL降到原来的1/n。
下面这张图展示了多容值组合的阻抗曲线效果：
我的习惯：在布局阶段，我会先放小电容，再放大电容。小电容紧贴芯片，大电容放在外围。这样能保证高频去耦路径最短，低频去耦路径稍长也没关系。
最后说一句：去耦电容不是越多越好。电容太多，反而可能因为并联谐振导致某些频段阻抗飙升。我一般按芯片数据手册的建议值起步，再根据实际测试结果微调。记住，仿真和测试才是最终裁判。