3、时序分析与约束：建立/保持时间、时钟抖动与偏移、时序裕量计算、静态时序分析基础
时序这东西，说白了就是数字电路的命脉。我见过太多设计，功能仿真跑得飞起，一上板就歇菜——十有八九是时序出了问题。今天咱们就把时序分析与约束这块硬骨头啃下来。
3.1 建立时间与保持时间——触发器的“铁律”
每个触发器都有两个关键参数：建立时间（tsu）和保持时间（th）。
- 建立时间：时钟有效沿到来之前，数据必须稳定的最短时间。
- 保持时间：时钟有效沿到来之后，数据必须稳定的最短时间。
违反任何一条，触发器就会进入亚稳态——输出既不是0也不是1，像个墙头草一样来回振荡。我在项目中遇到过一块板子，常温下跑得好好的，温度一降就随机出错。查了三天，最后发现是保持时间违例，温度变化导致时钟偏移增大，把保持时间那点裕量吃掉了。
核心原则：建立时间决定电路能跑多快（频率上限），保持时间决定电路能不能稳定工作（与频率无关）。
3.2 时钟抖动与时钟偏移——理想时钟不存在
你想想看，实际电路里的时钟能像仿真里那样完美吗？不能。时钟抖动和偏移就是两个“捣乱分子”。
| 参数 | 定义 | 来源 | 对时序的影响 |
|---|---|---|---|
| 时钟抖动（Jitter） | 时钟沿在时间轴上的随机偏差 | PLL噪声、电源噪声、热噪声 | 吃掉建立时间裕量 |
| 时钟偏移（Skew） | 同一时钟到达不同触发器的时差 | 布线长度差异、负载差异 | 可正可负，影响建立和保持 |
我个人习惯把抖动看作“时钟自身的抖动”，偏移看作“时钟到达不同地方的时差”。两者都会吃掉你的时序裕量，但处理方式完全不同。
避坑指南：我曾经在FPGA项目里忽略了时钟抖动，结果芯片在高温下频繁出现时序错误。后来加了20%的抖动裕量，问题就解决了。记住——仿真时把抖动加上，别偷懒。
3.3 时序裕量计算——算清楚才能放心
时序裕量就是你的“安全垫”。建立时间裕量和保持时间裕量都要算，缺一不可。
建立时间裕量
t_slack_setup = T_clk - t_co_max - t_logic_max - t_su - t_jitter - t_skew其中：
- T_clk：时钟周期
- t_co_max：触发器最大输出延迟
- t_logic_max：组合逻辑最大延迟
- t_su：建立时间
- t_jitter：时钟抖动
- t_skew：时钟偏移（正偏移减小裕量）
保持时间裕量
t_slack_hold = t_co_min + t_logic_min - t_h - t_skew注意：保持时间裕量用的是最小延迟（t_co_min、t_logic_min），因为数据到达得越早，保持时间越容易违例。时钟偏移在这里是“负偏移”才危险——数据到达太早，时钟还没到，数据就跑了。
警告：保持时间违例不能用降频解决！它和时钟周期无关。一旦发生，只能通过修改电路（加缓冲、调整时钟树）来修复。我见过有人把100MHz降到10MHz，保持时间违例依然存在——白费功夫。
3.4 静态时序分析基础——不跑仿真也能查时序
静态时序分析（STA）是啥？说白了，就是遍历所有可能的路径，检查每条路径的时序是否满足约束。它不需要输入激励，所以比动态仿真快得多，也能覆盖所有路径。
STA的基本流程：
- 读入网表：综合后的门级网表
- 读入库文件：标准单元库的时序模型（.lib）
- 读入约束：SDC文件，告诉工具时钟频率、输入输出延迟等
- 计算路径延迟：基于RC模型计算每条路径的延迟
- 检查时序：比较数据路径和时钟路径的到达时间
- 生成报告：列出违例路径和裕量
嗯，这里要注意——STA只检查同步路径，异步路径（跨时钟域）需要单独处理。我刚开始做STA时，把所有路径都扔进去跑，结果一堆假违例，浪费了两天时间。
关键路径：时序裕量最小的路径。优化时优先处理关键路径，往往能事半功倍。
3.5 时序约束——告诉工具你的要求
时序约束用SDC（Synopsys Design Constraints）格式。常用的约束命令：
# 创建时钟
create_clock -name clk -period 10.0 [get_ports clk]
# 设置输入延迟
set_input_delay -clock clk -max 2.0 [get_ports data_in]
# 设置输出延迟
set_output_delay -clock clk -max 3.0 [get_ports data_out]
# 设置伪路径（异步路径）
set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]
# 设置多周期路径
set_multicycle_path -setup 2 -from [get_pins reg_a/Q] -to [get_pins reg_b/D]我个人习惯先写时钟约束，再写IO约束，最后处理特殊路径。顺序搞反了容易漏约束。
技巧：我曾经在项目中遇到一个奇怪的问题——STA报告全是绿的，但芯片就是跑不到目标频率。后来发现是忘了约束生成时钟（generated clock），工具默认用了最悲观的分析。加上约束后，频率直接提升了30%。
3.6 知识体系总览
下面这张图把本章的核心逻辑串起来了，建议你保存下来对照着看。
这张图把时序分析的三大块串起来了：时序参数是基础，裕量计算是核心，STA是验证手段。三者缺一不可。
3.7 常见问题与避坑
- 问题1：STA报告全是绿的，但芯片跑不起来——检查是否漏了约束（生成时钟、异步路径）
- 问题2：建立时间违例——降频、优化组合逻辑、加流水线
- 问题3：保持时间违例——加缓冲、调整时钟树、减少数据路径延迟
- 问题4：跨时钟域数据出错——用同步器（双级触发器）或FIFO处理
最后提醒：时序分析不是跑一次就完事的。每次修改代码、综合、布局布线后都要重新跑STA。我见过有人改了一行代码，觉得“应该没问题”，结果关键路径变了，时序直接崩了。别偷懒，跑一遍不费事。