1、信号完整性基础：传输线理论、反射与振铃、阻抗匹配、串扰机理与抑制

各位工程师朋友，咱们今天聊聊信号完整性。说实话，我刚入行那会儿，觉得数字电路嘛，0和1，能有多复杂？直到有一次，一块跑得挺顺的板子，换了个批次的内存颗粒，死活点不亮。示波器一抓，波形简直没法看。从那以后，我才真正开始重视信号完整性。

信号完整性，说白了就是保证信号从驱动端到接收端，波形不走样。你想想看，高速信号在PCB上跑，本质上就是电磁波在介质里传播。既然是波，那就得用传输线理论来分析了。

1.1 传输线理论：信号不是瞬间到达的

低频电路里，我们习惯把导线当成理想导体，认为信号瞬间传遍整个网络。但在高速电路里，这个假设不成立了。信号的传播需要时间，而且导线本身有电阻、电感和电容。

我个人的习惯是，当信号的上升沿时间小于传输延迟的6倍时，就必须按传输线来处理。举个例子，FR4板材上，信号传播速度大约是6英寸/纳秒。如果你的信号上升沿是1ns，那么传输线长度超过1英寸，就得小心了。

传输线的两个核心参数是特性阻抗Z0和传播延迟Tpd。Z0由线宽、线距、介质厚度和介电常数决定。我常用的微带线阻抗计算公式是这样的：

Z0 ≈ 87 / √(εr + 1.41) * ln(5.98h / (0.8w + t))

其中h是介质厚度，w是线宽，t是铜厚，εr是介电常数。当然，现在都用仿真工具算了，但理解这个公式能帮你快速判断趋势——线越宽，阻抗越低；介质越厚，阻抗越高。

1.2 反射与振铃：阻抗不连续是罪魁祸首

信号在传输线上跑，遇到阻抗变化的地方，就会发生反射。反射系数Γ = (Z_load - Z0) / (Z_load + Z0)。

为什么会这样？你可以把信号想象成水波。水波在均匀的水面传播很平稳，突然遇到一个浅滩或者深坑，就会产生回波。信号也一样。

反射带来的直接后果就是振铃——信号在驱动端和负载端之间来回反弹，波形上出现过冲、下冲和振荡。我在项目中遇到过一块DDR3的板子，时钟线上的振铃幅度超过了1V，导致内存颗粒时不时报错。后来查出来，是时钟线的阻抗控制没做好，实际阻抗只有40Ω，而设计目标是50Ω。

振铃的抑制方法主要有三种：

• 阻抗匹配：让源端、负载端和传输线的阻抗一致
• 降低驱动强度：过强的驱动会加剧振铃
• 端接电阻：在源端或负载端加电阻吸收反射

1.3 阻抗匹配：让信号不再反弹

阻抗匹配是解决反射最直接的手段。常见的匹配方式有四种：

匹配方式	接法	适用场景	优缺点
源端串联	驱动端串电阻R = Z0 - R_drive	点对点，单向信号	功耗低，但会降低信号幅度
并联端接	接收端对地/对电源接电阻R = Z0	双向总线，如DDR	效果好，但静态功耗大
戴维南端接	接收端接R1到VCC，R2到GND，R1//R2 = Z0	需要偏置电压的接口	兼顾匹配和偏置，但功耗更大
AC端接	接收端串联电容再对地接电阻	高频时钟信号	无直流功耗，但占用面积大

我个人习惯在源端做串联匹配。原因很简单——功耗低，而且只用一个电阻。但要注意，串联电阻的值要精确计算。驱动器的输出阻抗一般在10-20Ω，所以串联电阻通常在22-33Ω之间。

1.4 串扰机理与抑制：隔壁邻居的干扰

串扰，就是一条走线上的信号干扰了另一条走线。机理很简单——两条平行走线之间存在互容和互感。互容产生容性耦合，互感产生感性耦合。

串扰分为近端串扰和远端串扰。近端串扰在驱动端附近测量，远端串扰在接收端附近测量。对于微带线，远端串扰通常比近端串扰小，但也不能忽视。

我记得有一次做一块8层板的交换机设计，千兆以太网的RX和TX差分对挨得太近，间距只有3倍线宽。结果测试时发现，TX的信号串扰到了RX上，导致误码率飙升。后来把间距拉到5倍线宽，问题就解决了。

抑制串扰的方法，我总结为“三板斧”：

1. 拉开间距：3W原则是底线，5W更安全。W是线宽，间距指中心到中心。
2. 减少平行长度：两条线平行跑得越长，串扰越大。实在避不开，就加地孔隔离。
3. 用参考平面：紧邻的完整地平面能大幅降低串扰。我见过有人为了省钱，把地平面挖掉一块，结果串扰直接翻倍。

1.5 知识体系总览

下面这张图，是我自己梳理的信号完整性基础框架。你可以把它当成一个检查清单——设计高速电路时，按这个顺序过一遍，基本不会漏掉关键点。

嗯，这张图把今天讲的内容串起来了。从传输线理论出发，理解信号为什么需要时间传播；然后看阻抗不连续怎么导致反射和振铃；接着用阻抗匹配来解决问题；最后别忘了串扰这个“隐形杀手”。

好了，信号完整性的基础就聊到这儿。这些概念是后续所有高速设计技巧的根基。你想想看，如果连信号怎么在板上跑的都搞不清楚，那后面的时序分析、EMC设计就更无从谈起了。