3. 阻抗控制：PCB叠层设计、阻抗计算、常见阻抗类型
阻抗控制，说白了就是让传输线有个稳定的特性阻抗。我见过太多工程师，原理图画得漂漂亮亮，一板回来信号就乱跳。查到最后，十有八九是阻抗没控好。你想想看，信号在PCB上跑，每遇到一次阻抗突变，就会反射一次。反射多了，波形就烂了。
这一章，咱们把阻抗控制的三个核心问题讲透：叠层怎么搭、阻抗怎么算、常见阻抗类型怎么选。
3.1 PCB叠层设计——阻抗控制的地基
叠层设计是阻抗控制的第一步。没有合理的叠层，后面算再多都是白搭。我个人习惯，拿到一个项目，先定层数，再定介质厚度，最后才走线。
3.1.1 层数选择的基本原则
层数不是越多越好，但也不是越少越省钱。关键看信号密度和阻抗要求。
| 信号层数 | 推荐总层数 | 典型应用 |
|---|---|---|
| 1~2层 | 2~4层 | 低速数字、模拟电路 |
| 3~4层 | 4~6层 | DDR3/DDR4、千兆以太网 |
| 5~8层 | 8~12层 | 高速SerDes、FPGA、DDR5 |
| 8层以上 | 12~20层 | 高端交换机、AI加速卡 |
这里有个坑：不要为了省成本硬压层数。我在项目中遇到过，有人用4层板做DDR3，结果信号质量怎么调都过不了。最后换成6层，一次搞定。省下的板费，全赔在调试时间上了。
3.1.2 常见叠层结构
我常用的叠层结构就三种，记牢了够用。
4层板经典叠层：
- L1: 信号层（微带线）
- L2: 地平面（完整参考面）
- L3: 电源平面
- L4: 信号层（微带线）
6层板推荐叠层：
- L1: 信号层
- L2: 地平面
- L3: 信号层（带状线）
- L4: 信号层（带状线）
- L5: 电源平面
- L6: 信号层
8层板高性能叠层：
- L1: 信号层
- L2: 地平面
- L3: 信号层
- L4: 地平面
- L5: 电源平面
- L6: 信号层
- L7: 地平面
- L8: 信号层
3.2 阻抗计算——从公式到实战
阻抗计算不是纸上谈兵。你算出来的值，板厂能不能做出来，这才是关键。
3.2.1 微带线阻抗计算
微带线是最常见的传输线结构。信号在外层走，下面是参考平面。
近似公式（我现场估算时常用）：
Z0 ≈ 87 / √(εr + 1.41) * ln(5.98 * H / (0.8 * W + T))
其中：
Z0 = 特性阻抗（Ω）
εr = 介质介电常数
H = 介质厚度（mil）
W = 线宽（mil）
T = 铜厚（mil）
嗯，这个公式精度在±5%以内，做前期评估够了。但最终还是要用场求解器（比如Polar SI9000）精确计算。
3.2.2 带状线阻抗计算
带状线信号在内部层，上下都有参考平面。屏蔽性好，但走线更宽。
Z0 ≈ 60 / √εr * ln(4 * H / (0.67 * π * W * (0.8 + T/W)))
其中 H 是上下参考平面间距的一半
关键区别：同样50Ω阻抗，带状线的线宽大约是微带线的1.5~2倍。布线空间紧张时，优先用微带线。
3.2.3 影响阻抗的工艺因素
算归算，板厂做出来可能不一样。我吃过这个亏。
| 因素 | 变化方向 | 对阻抗的影响 |
|---|---|---|
| 线宽增加 | +10% | 阻抗下降约8~10Ω |
| 介质厚度增加 | +10% | 阻抗上升约8~10Ω |
| 介电常数增加 | +0.2 | 阻抗下降约2~3Ω |
| 铜厚增加 | +0.5oz | 阻抗下降约1~2Ω |
3.3 常见阻抗类型——单端、差分、共面波导
实际项目中，我们主要用三种阻抗类型。每种都有自己的脾气。
3.3.1 单端阻抗（50Ω）
50Ω是业界标准。为什么是50Ω？历史原因加上工程折中——功率容量和衰减的平衡点。
典型应用：
- 时钟信号
- 单端数据线
- 射频信号
- 测试点
设计要点：
- 线宽根据叠层计算，一般在4~8mil之间
- 两侧包地，地线间距≥3倍线宽
- 避免跨越参考平面分割
3.3.2 差分阻抗（100Ω / 90Ω）
差分信号是高速设计的宠儿。抗干扰能力强，EMI也小。
典型应用：
- USB 2.0/3.0：90Ω差分
- PCIe、SATA、HDMI：100Ω差分
- LVDS：100Ω差分
- 以太网：100Ω差分
差分阻抗计算的关键参数：
- 线宽（W）：决定单端阻抗
- 线距（S）：决定耦合强度
- 介质厚度（H）：决定对地耦合
我一般先定线宽，再调线距。线距太小，加工难；线距太大，耦合弱，抗干扰能力下降。
3.3.3 共面波导（CPW）
共面波导结构比较特殊——信号线两侧有地线，在同一层。适合高频和射频设计。
优点：
- 不需要过孔就能提供参考地
- 高频性能好（10GHz以上）
- 适合天线馈线设计
缺点：
- 占面积大
- 两侧地线需要大量过孔连接
- 阻抗对线距敏感
设计要点：
- 信号线到两侧地线的间距（Gap）要一致
- 地线宽度至少3倍信号线宽
- 地线上每隔λ/20打一个过孔
3.4 阻抗控制知识体系
下面这张图，把阻抗控制的整体逻辑串起来了。建议你保存下来，设计时对照着看。
3.5 实战建议——阻抗控制检查清单
每次投板前，我都会过一遍这个清单。分享给你：
- 叠层确认：信号层是否紧邻完整参考平面？
- 阻抗计算：是否用场求解器精确计算？线宽线距是否在板厂工艺范围内？
- 差分对设计：对内等长是否做到±5mil？线距是否一致？
- 参考平面：信号下方是否有分割？跨分割处是否加缝补电容？
- 阻抗测试：是否预留了阻抗测试条（Coupon）？测试条位置是否覆盖关键信号？
- 板厂沟通：是否把阻抗要求写进了加工说明？是否要求板厂提供阻抗测试报告？
阻抗控制说难不难，说简单也不简单。核心就三件事：叠层搭对、计算准确、工艺确认。把这三点做到位，你的信号完整性就成功了一半。