4、去耦电容选型与布局：电容类型选择、容值组合策略、布局布线技巧

去耦电容这东西，看着不起眼，但电源噪声能不能压住，一半的功夫都在它上面。我见过不少板子，原理图画得漂漂亮亮，一上电纹波超标，最后查来查去，就是电容没选对或者放错了位置。今天咱们就把这事彻底聊透。

4.1 电容类型选择：不是所有电容都叫去耦电容

去耦电容的核心任务就一个：在芯片需要瞬态电流时，第一时间把能量送过去。不同电容的“第一时间”差别很大。

我个人习惯，高频去耦首选 MLCC。为什么？因为它的 ESL 低，自谐振频率高。你想想看，电容在自谐振点以下呈容性，以上就变成感性了。ESL 越小，有效频段就越宽。

钽电容和铝电解，我基本只用在板级入口做 bulk 储能。它们的 ESR 高，高频响应慢，放在芯片旁边反而会拖后腿。聚合物电容是个折中方案，ESR 低、容量大，适合 DDR 电源这类需要兼顾低频储能和中频响应的场景。

4.2 容值组合策略：为什么不能只放一种容值

很多人喜欢放一堆 0.1 µF 的电容，觉得“多多益善”。其实不是这么回事。电容并联后，总阻抗曲线是各电容阻抗曲线的叠加。如果所有电容容值一样，它们的自谐振频率也一样，并联后只在那个频率点附近阻抗降得低，其他频段改善有限。

正确的做法是：用不同容值的电容，让它们的自谐振频率错开，形成一条平坦的低阻抗带。

我曾经在一个 FPGA 板子上，一开始只放了 0.1 µF 和 10 µF 两种电容，结果 50 MHz 附近纹波超标。后来在核心电源管脚附近补了一排 1 µF 的 0402 电容，问题就解决了。说白了，就是中间频段缺了“接应”的电容。

具体选多少容值，要看芯片的瞬态电流变化率和电源分配网络的目标阻抗。这里给个参考表：

4.3 布局布线技巧：电容放不对位置等于白放

电容选对了，容值组合也定了，但如果放的位置不对，效果大打折扣。这里有几个硬规矩，是我这些年踩坑踩出来的。

4.3.1 电容到管脚的距离

电容离芯片管脚越近，回路电感越小。我给自己定的规矩是：

• 高频电容（0.01 µF 及以下）：距离管脚 < 2 mm
• 中频电容（0.1 µF ~ 1 µF）：距离管脚 < 5 mm
• 低频电容（10 µF 及以上）：距离管脚 < 15 mm

为什么会这样？因为每 1 mm 的走线大约引入 1 nH 的寄生电感。你想想看，一个 0402 电容本身的 ESL 才 0.5 nH，如果走线长了 5 mm，寄生电感就比电容本身还大，那这电容的高频性能就废了。

4.3.2 过孔与扇出

电容的电源端和地端，必须各自通过一个过孔连接到对应的平面层。我见过有人把两个电容共用一个地过孔，结果高频噪声互相串扰。

正确的做法：

• 每个电容独立过孔到电源和地平面
• 过孔尽量靠近电容焊盘，不要绕远路
• 如果空间允许，用两个地过孔并联降低电感

4.3.3 电容的排列方式

多个电容并联时，不要排成一长串。我习惯把不同容值的电容交错排列，让它们的电流路径尽量独立。比如：

芯片管脚 → 0.01 µF → 0.1 µF → 1 µF → 10 µF
          ↑        ↑        ↑        ↑
         过孔     过孔     过孔     过孔

这样每个电容的回路电流不会互相干扰。如果排成一排，最远的电容要走很长的路径才能到管脚，等效电感就大了。

4.3.4 电源平面与地平面的作用

别忘了，电源平面和地平面本身就是一对天然的去耦电容。平面间距越小，单位面积的电容越大。我一般要求：

• 高速信号层相邻的电源/地层间距 ≤ 4 mil
• 核心电源平面与地平面间距 ≤ 3 mil

平面电容在高频段（100 MHz 以上）的效果比任何分立电容都好。所以布局时，先把平面层设计好，再用分立电容去补中低频段的缺口。

4.4 知识体系总览

下面这张图把去耦电容选型与布局的核心逻辑串起来了，你可以对照着看：

4.5 避坑指南

最后分享几个我踩过的坑，希望能帮你少走弯路。

嗯，去耦电容这事，说难不难，说简单也不简单。关键是理解它的物理本质——低阻抗路径。选对类型、配好容值、放对位置，你的电源网络就成功了一大半。