3、去耦电容原理：电容的等效模型（ESR、ESL）、谐振频率、去耦半径

去耦电容这东西，看着不起眼，但电源噪声能不能压住，很多时候就靠它。我见过不少项目，原理图画得漂漂亮亮，板子回来一测，高频噪声就是下不去。查到最后，往往是电容没选对，或者放的位置不对。

说白了，电容不是理想器件。你把它当成一个纯粹的电容来用，那肯定要吃亏。咱们得搞清楚它的真实模型，才能用好它。

一个实际的电容，内部有介质损耗、有引线电感、有漏电流。把这些寄生参数抽象出来，就得到了等效串联电阻（ESR）和等效串联电感（ESL）。

核心概念：实际电容 = 理想电容 C + 串联电阻 ESR + 串联电感 ESL + 并联绝缘电阻 R_leak

其中，ESR 和 ESL 是影响去耦效果的两个关键参数。

ESR 是电容内部所有电阻性损耗的总和。它会导致电容充放电时发热，也会在谐振点附近限制阻抗的最低值。ESL 则来自电容的引脚、内部电极和焊盘。频率越高，ESL 的感抗（Z_L = 2πfL）就越大，高频时电容会失去容性，变成感性。

我习惯把电容的阻抗公式写出来，这样最直观：

Z = √[ ESR² + (2πfL - 1/(2πfC))² ]

你看，低频时容抗占主导，高频时感抗占主导。中间有个交叉点，就是谐振频率。

我的经验：选电容时，别只看容值和耐压。ESR 和 ESL 才是决定高频性能的关键。我曾经在一个 2.5V 的 DDR 电源上，把普通贴片电容换成低 ESL 的 X7R 电容，高频噪声直接降了 15dB。嗯，效果立竿见影。

为什么会有一个谐振频率？你想想看，电容的容抗随频率升高而降低，感抗随频率升高而升高。在某一个频率点上，容抗和感抗大小相等、方向相反，互相抵消。这时候，电容的阻抗只剩下 ESR，达到最小值。

这个频率点，就是电容的自谐振频率（SRF，Self-Resonant Frequency）。

f₀ = 1 / (2π √(L × C))

其中 L 就是 ESL，C 是标称容值。

在 SRF 附近，电容的去耦效果最好。低于 SRF，电容表现为容性；高于 SRF，电容表现为感性。一旦进入感性区，电容就失去了去耦作用，反而可能引入谐振。

注意：不同容值、不同封装的电容，SRF 差别很大。大容值电容（如 10μF）的 SRF 通常在几 MHz 到十几 MHz；小容值电容（如 100pF）的 SRF 可以到几百 MHz。所以，要覆盖宽频带，必须用多个不同容值的电容并联。

我举个例子。一个 100nF 的 0402 电容，ESL 大约 0.5nH，算下来 SRF 大约 22MHz。如果你用它去滤除 100MHz 的噪声，那它已经工作在感性区了，效果很差。这时候，应该换一个 10nF 或者 1nF 的电容。

电容放好了，能管多大一片区域？这就是去耦半径的问题。

去耦半径，说白了就是电容到负载（比如芯片管脚）之间的有效距离。这个距离受 PCB 上电源/地平面之间的寄生电感影响。距离越远，寄生电感越大，高频去耦效果越差。

我一般用这个经验公式来估算：

r_max = λ / 20

其中 λ 是噪声频率对应的波长。对于 FR4 板材，信号传播速度大约是光速的一半，约 15cm/ns。

举个例子，你要滤除 100MHz 的噪声：

看起来 7.5cm 挺大的，对吧？但如果是 1GHz 的噪声：

只有 7.5mm！所以高频去耦电容必须紧挨着芯片管脚放，超过这个距离，效果就大打折扣。

避坑指南：我曾经在一个 FPGA 项目上，把 0.1μF 的去耦电容放在离 BGA 焊盘 2cm 远的地方。结果板子跑 200MHz 时钟时，电源纹波高达 80mV。后来把电容挪到 BGA 背面正下方，纹波直接降到 20mV。嗯，位置比容值更重要。

下面这张图，把电容的等效模型、谐振频率和去耦半径串起来了。你看一遍，应该能有个整体印象。

总结一下，去耦电容的原理其实不复杂，但要用好，得记住三点：

看模型：别把电容当理想器件。ESR 决定谐振点阻抗，ESL 决定高频上限。选电容时，优先选低 ESL 的封装（如 0402、0201），以及低 ESR 的介质（如 X7R、NP0）。
看频率：每个电容都有它的“最佳工作频率”——SRF。去耦时，让电容的 SRF 尽量接近噪声频率。一个电容不够，就多个并联，覆盖不同频段。
看位置：去耦半径是硬约束。高频电容必须放在芯片管脚附近，距离不超过 λ/20。我个人的习惯是，对于 100MHz 以上的噪声，电容到管脚的距离控制在 5mm 以内。

一个小技巧：如果你不确定某个电容的 SRF 和 ESL，可以去厂商官网查 S 参数模型。用仿真软件扫一下阻抗曲线，比看 datasheet 上的典型值靠谱得多。我每次选型都会跑一遍仿真，嗯，心里踏实。