2. LDO的选型与陷阱：PSRR曲线解读、静态电流与噪声的权衡、输出电容ESR的影响
LDO这东西，看着简单，选起来全是坑。我见过不少工程师，随便抓个LDO就用，结果板子调出来噪声大得离谱，或者一加载就振荡。今天咱们就把LDO选型里最关键的三个点掰开揉碎了讲。
2.1 PSRR曲线：别只看低频那一个数
很多LDO的数据手册首页会写“PSRR 70dB@1kHz”。嗯，这个数字挺好看。但实际用起来呢？电源噪声可不是只有1kHz。
PSRR的全称是电源抑制比，说白了就是LDO能把输入上的纹波衰减多少。公式很简单：
PSRR(dB) = 20 × log(Vin_ripple / Vout_ripple)但问题在于——PSRR是频率的函数。低频时运放开环增益高，抑制能力强；频率一上去，环路增益滚降，PSRR也跟着掉。
核心观点：选LDO不能只看低频PSRR，要看整个频段的曲线，尤其是你关心的噪声频段。
举个例子。你给一个16位ADC供电，开关频率是2.2MHz。如果LDO在2.2MHz处的PSRR只有20dB，那输入上的100mV纹波，输出上还有10mV。这ADC能正常工作才怪。
我个人习惯的做法是：先确定负载对噪声最敏感的频段，然后找LDO在这个频段的PSRR曲线。如果手册只给了低频一个点，我基本会直接pass掉。
小技巧：很多高性能LDO会在手册里给出“PSRR vs Frequency”的全频段曲线图。找那种在100kHz到10MHz区间还能保持40dB以上的型号，通常不会差。
2.2 静态电流与噪声的权衡：鱼和熊掌
静态电流（Iq）是LDO自身消耗的电流。低Iq意味着低功耗，适合电池供电。但低Iq和低噪声，往往是矛盾的。
为什么会这样？因为LDO内部的误差放大器、基准源都需要偏置电流。电流越小，这些电路的噪声就越大。你想想看，一个运放工作在1μA偏置下，它的输入噪声密度能低吗？
| 应用场景 | 典型Iq要求 | 噪声要求 | 推荐策略 |
|---|---|---|---|
| 电池供电（IoT） | < 1μA | 中等（~30μVrms） | 选超低Iq LDO，后级加RC滤波 |
| 射频/模拟前端 | 几十μA ~ 几百μA | 低（< 10μVrms） | 选低噪声LDO，Iq可适当放宽 |
| 高速ADC/DAC | 几mA | 极低（< 5μVrms） | 选超低噪声LDO，Iq不是主要矛盾 |
| 汽车/工业 | 几十μA | 中等 | 兼顾Iq和噪声，注意宽温范围 |
我在一个可穿戴项目里就吃过这个亏。当时为了省电，选了个Iq只有300nA的LDO。结果心率传感器出来的信号全是噪声，根本没法用。后来换了个Iq 12μA的型号，噪声降了10倍，电池续航也就少了5%。
避坑指南：我曾经见过有人用超低Iq LDO给精密运放供电，结果运放输出端测到几十mV的噪声。查了半天，发现是LDO内部基准源的1/f噪声在作怪。低Iq LDO的噪声拐点频率通常更高，低频噪声更大。
2.3 输出电容ESR：稳定性的命门
LDO是个闭环系统。输出电容的ESR（等效串联电阻）会引入一个零点，这个零点如果位置不对，轻则PSRR变差，重则直接振荡。
每个LDO对输出电容的ESR都有一个“稳定窗口”。你翻手册，通常会看到类似这样的表格：
| 输出电容类型 | 典型ESR范围 | 适用LDO类型 | 注意事项 |
|---|---|---|---|
| 陶瓷电容（MLCC） | 1 ~ 50 mΩ | 大多数现代LDO | 注意DC偏压导致容值下降 |
| 钽电容 | 100 mΩ ~ 几Ω | 老式LDO（如LM1117） | ESR随温度变化大 |
| 铝电解 | 几百mΩ ~ 几Ω | 大电流LDO | 体积大，寿命有限 |
我建议你养成一个习惯：选好LDO后，先看手册里“Output Capacitor Requirements”那一节。它会明确告诉你ESR范围、最小容值、最大容值。
举个例子，某款LDO要求输出电容ESR在0.1Ω到1Ω之间。你如果用了ESR只有10mΩ的陶瓷电容，零点频率太高，相位裕度不够，负载瞬态响应就会振铃。反过来，ESR太大，零点频率太低，也可能导致低频增益不足。
经验之谈：我一般会在LDO输出端并联两个电容：一个10μF的陶瓷电容（低ESR，负责高频去耦），再串一个0.47Ω电阻后接一个10μF的陶瓷电容（人为增加ESR，保证稳定性）。当然，前提是LDO手册允许这么做。
2.4 知识体系：LDO选型决策流程
下面这张图是我自己总结的LDO选型流程，每次做新项目我都会过一遍：
2.5 实战中的几个陷阱
最后再聊几个我踩过的坑：
- 陷阱一：只看典型值不看最差值。 手册上的PSRR、Iq、噪声都是典型值。量产时温度一变、电压一变，性能可能掉一大截。我习惯用最差值做设计裕量。
- 陷阱二：忽略输入电容。 很多人只关注输出电容，输入电容随便放个0.1μF。实际上，输入电容的ESR和布局会影响LDO的PSRR，尤其是高频段。我建议输入电容至少用10μF陶瓷+0.1μF高频电容并联。
- 陷阱三：输出电容容值随偏压下降。 陶瓷电容在DC偏压下容值会大幅下降。一个10μF/6.3V的电容在5V偏压下可能只剩4μF。如果LDO要求最小5μF，那这个电容就不够用了。我一般会选额定电压两倍以上的电容。
- 陷阱四：热设计被忽略。 LDO是线性稳压，输入输出压差越大，发热越严重。我曾经在一个项目里用3.3V转1.8V，负载500mA，LDO上功耗接近1W。结果没加散热焊盘，芯片直接过热保护。记住：压差大、电流大时，优先考虑DC-DC+LDO的级联方案。
特别提醒：如果你在做射频或精密模拟电路，LDO的布局布线比选型还重要。输出电容离LDO输出引脚超过5mm，PSRR在高频段可能直接掉10dB。我习惯把输出电容放在LDO同一面，走线不超过3mm。
嗯，LDO选型这块就先聊到这儿。记住三个核心：PSRR看全频段、Iq和噪声要权衡、输出电容ESR不能乱选。下次你拿到一个LDO数据手册，按这个思路过一遍，基本不会出大问题。