1. 去耦的本质：为什么需要去耦？

做硬件设计这些年，我见过不少新手一上来就猛堆电容——0.1μF 放一排，10μF 放几个，觉得这样肯定稳了。结果板子调出来，纹波还是大，甚至逻辑出错。问题出在哪？说白了，就是没搞懂去耦到底在干什么。

去耦，不是玄学。它背后有一套清晰的物理模型。今天咱们就把这个模型拆开看看。

先问一个问题：芯片为什么需要去耦？

你想想看，芯片在工作时，电流不是恒定的。它会在极短时间内（纳秒级）从电源拉一大股电流，然后又突然降下来。这种瞬态电流变化，会在电源走线的寄生电感上产生电压波动——ΔV = L × di/dt。这个波动如果太大，芯片的供电电压就会掉出正常工作范围。

所以，去耦的本质是什么？是降低电源分配网络（PDN）的阻抗。

PDN 的阻抗模型，可以简化成下面这张图：

核心概念：PDN 的目标是在整个工作频段内，将阻抗控制在目标值以下。目标阻抗 Z_target = V_ripple / I_transient。

_target 无去耦有去耦自谐振点去耦电容在自谐振频率附近提供最低阻抗路径，有效抑制高频噪声

从这张图能看出什么？没有去耦电容时，PDN 阻抗随频率升高而增大——因为走线电感在高频下阻抗变大。加上去耦电容后，它在自谐振频率附近提供一个低阻抗路径，把高频电流就近旁路掉。

去耦电容到底在电路里扮演什么角色？我个人习惯把它拆成两个层面来看：

角色	本质	关键参数	典型场景
储能	为瞬态电流提供本地电荷	电容值 (C)	低频大电流波动
滤波	提供低阻抗路径旁路高频噪声	ESR、ESL、自谐振频率	高频开关噪声

储能角色：电容就像一个微型水库。芯片突然需要大电流时，电容先放电顶上，等电源反应过来再慢慢补回去。这个过程中，电容的容值决定了它能储存多少电荷。

滤波角色：电容在高频下呈现低阻抗，把噪声电流旁路到地。这里起决定作用的不是容值，而是电容的寄生参数——等效串联电阻（ESR）和等效串联电感（ESL）。

我的经验：很多工程师只盯着容值选电容，忽略了 ESR 和 ESL。我在一个 500MHz 的 DDR 项目里吃过这个亏——用了大容值但高 ESL 的电容，高频去耦效果很差，最后不得不重新布局。记住：高频去耦，ESL 比容值更重要。

一个实际电容的等效模型是这样的：

实际电容 = 理想电容 C + ESR（串联电阻）+ ESL（串联电感）

它的阻抗公式：

Z = √(ESR² + (2πfL - 1/(2πfC))²)

从公式能看出什么？

嗯，这里要注意：电容不是在所有频率下都有效。超过自谐振频率后，它就是个电感了。

避坑指南：我曾经在一个 RF 模块的电源去耦中，用了 10μF 的 MLCC 电容。结果在 100MHz 以上，这个电容的阻抗反而比不用还大——因为它已经变成电感了。后来我换成 0.1μF 的小封装电容，ESL 更低，效果反而更好。

不同容值的电容，有效去耦频段不同。我整理了一个常用对照表：

电容值	封装	自谐振频率（典型）	有效去耦频段	典型用途
10μF	0805	~4 MHz	DC ~ 10 MHz	板级储能
1μF	0603	~12 MHz	1 MHz ~ 30 MHz	局部去耦
0.1μF	0402	~40 MHz	5 MHz ~ 100 MHz	芯片级去耦
0.01μF	0201	~120 MHz	30 MHz ~ 300 MHz	高频旁路

你想想看，如果只用一种容值的电容，能覆盖整个工作频段吗？显然不能。这就是为什么实际设计中需要多容值组合——用大电容兜住低频，用小电容处理高频。

把上面这些串起来，去耦的本质就一句话：在芯片需要的频段内，把 PDN 的阻抗压到目标值以下。

怎么压？靠电容在自谐振频率附近提供的低阻抗路径。这个路径越短、寄生电感越小，去耦效果越好。

记住这个原则：去耦电容不是越多越好，而是越靠近芯片、回路越小越好。一个 0402 封装、放在芯片引脚旁边的 0.1μF 电容，效果远好于一个 0805 封装、放在 2cm 外的 10μF 电容。

我在一个 FPGA 项目中验证过这个原则。同样的电容组合，第一次布局时电容离芯片 5mm，纹波 80mV；第二次把电容挪到紧贴芯片引脚，纹波降到 25mV。什么都没变，就是回路电感小了。