1. PDN 基础概念：什么是 PDN？为什么它如此重要？

各位工程师朋友，咱们今天聊聊 PDN。很多人一听到“电源完整性”就觉得头大，觉得那是仿真工程师的事。其实不然，PDN 设计的好坏，直接决定了你的板子能不能稳定工作。

PDN 的全称是 Power Delivery Network，也就是供电网络。说白了，它就是一套从电源芯片到芯片管脚的能量传输系统。你想想看，一颗 FPGA 或者 CPU 在运行时，电流需求是动态变化的——从几十毫安瞬间跳到几十安培。如果 PDN 设计得不好，电压就会掉下去，芯片直接罢工。

1.1 PDN 在 PCB 设计中的重要性

我刚开始做高速数字板时，吃过一次大亏。一块 12 层的板子，FPGA 核心电压 1.0V，电流 30A。仿真时一切正常，结果板子回来一跑，FPGA 频繁复位。查了三天，最后发现是 PDN 的直流阻抗太高，导致压降超过了 50mV。从那以后，我对 PDN 设计再也不敢马虎。

PDN 的重要性体现在三个层面：

• 电压稳定性： 芯片对供电电压有严格的容差要求，比如 DDR4 的 VDDQ 要求 ±3%。PDN 阻抗过高会导致电压跌落，引发逻辑错误。
• 噪声抑制： 高速开关产生的瞬态电流会在 PDN 上产生噪声。如果 PDN 设计不当，这些噪声会耦合到其他电路，造成串扰。
• 电磁兼容： PDN 回路面积越大，辐射越强。好的 PDN 设计能显著降低 EMI。

1.2 PDN 的组成要素

一个完整的 PDN 由四个核心部分组成。咱们一个一个来看。

1.2.1 电源模块（VRM）

VRM 是 PDN 的源头。它把输入电压转换成芯片需要的电压。VRM 的性能直接影响 PDN 的低频阻抗。我个人习惯在选型时重点关注 VRM 的瞬态响应速度和输出电容的 ESR。

VRM 参数	对 PDN 的影响	设计建议
开关频率	决定输出纹波频率	选择 300kHz 以上，便于滤波
瞬态响应	影响电压跌落幅度	响应时间 < 10μs
输出电容	提供高频电流	使用低 ESR 陶瓷电容

1.2.2 电源平面与地平面

平面是 PDN 的骨架。电源平面和地平面之间形成平板电容，提供高频去耦。你想想看，一个 4 层板，电源和地平面间距 4mil，每平方英寸的电容大约 200pF。这个电容虽然不大，但在 GHz 频段非常有效。

这里有个关键点：平面间距越小，电容越大，阻抗越低。我建议在层叠设计时，尽量让电源平面和地平面紧耦合。比如 6 层板，我会把电源和地放在第 2 层和第 5 层，中间夹着信号层。

1.2.3 过孔

过孔是 PDN 的血管。电流从电源平面到芯片管脚，必须经过过孔。过孔的寄生电感和电阻会限制电流传输能力。这也是咱们这门课的核心——过孔设计。

一个标准过孔（直径 0.3mm，长度 1.6mm）的寄生电感大约 1.2nH。你想想看，如果 10 个过孔并联，总电感降到 0.12nH。这就是为什么大电流设计要用多个过孔并联的原因。

过孔参数	典型值	对 PDN 的影响
寄生电感	0.5~2 nH	限制高频去耦效果
直流电阻	0.5~5 mΩ	产生 IR 压降
载流能力	0.5~2 A	决定过孔数量

1.2.4 去耦电容

去耦电容是 PDN 的蓄水池。当芯片瞬间需要大电流时，电容先放电，VRM 再补充。电容的 ESL 和 ESR 决定了它的有效频率范围。

我常用的去耦策略是：

• 大电容（10~100μF）： 放在板边，负责低频去耦（< 1MHz）
• 中电容（0.1~1μF）： 放在芯片周围，负责中频去耦（1~100MHz）
• 小电容（10~100nF）： 紧贴芯片管脚，负责高频去耦（> 100MHz）

1.3 PDN 知识体系总览

为了让大家对 PDN 有一个整体认识，我画了一张结构图。它展示了 PDN 的组成要素和它们之间的关系。

1.4 小结：PDN 设计的核心逻辑

说了这么多，其实 PDN 设计的核心就两件事：控制阻抗和优化电流路径。

阻抗控制的目标是让 PDN 在整个工作频段内都低于目标阻抗。目标阻抗怎么算？很简单：Z_target = V_ripple / I_transient。比如 1.0V 电源，允许 3% 纹波，瞬态电流 10A，那么目标阻抗就是 3mV / 10A = 0.3mΩ。嗯，这个值很小，需要精心设计才能达到。

电流路径优化则是确保电流从 VRM 到芯片的路径最短、回路最小。我习惯在布局时把 VRM 靠近负载，用宽铜皮或多个过孔并联来降低电阻和电感。