4. 时钟约束：create_clock、时钟周期、占空比、时钟组
时钟，是数字芯片的「心跳」。没有正确的时钟约束，时序分析就像是给一个停跳的心脏做体检——结果毫无意义。
我刚入行那会儿，觉得时钟约束不就是写个 create_clock 嘛，简单。结果第一次跑 STA，报出几千条 violations，排查了半天才发现是时钟周期写错了。那之后，我对时钟约束的态度就变成了：再简单的事情，也要认真对待。
4.1 为什么需要时钟约束？
静态时序分析（STA）的本质，是检查数据从一个寄存器传到下一个寄存器的时间是否满足要求。这个「时间要求」由什么决定？答案就是时钟。
没有时钟约束，STA 工具就不知道：
- 数据需要在多长时间内完成传输（时钟周期决定）
- 数据在哪个时刻被采样（时钟沿位置决定）
- 哪些时钟之间需要检查同步（时钟关系决定）
说白了，时钟约束是整个时序分析的基础。地基没打好，上面盖什么都可能塌。
4.2 create_clock：创建基本时钟
create_clock 是最基础的约束命令。它的常见用法长这样：
create_clock -name clk_sys -period 10.000 [get_ports clk]这条命令的意思是：在端口 clk 上创建一个名为 clk_sys 的时钟，周期为 10ns（也就是 100MHz）。
关键参数解析：
| 参数 | 含义 | 是否必填 |
|---|---|---|
-name |
时钟名称，方便在后续约束中引用 | 建议填写，不写会自动生成 |
-period |
时钟周期，单位默认 ns | 必填 |
[get_ports] |
时钟源端口或引脚 | 必填 |
-waveform |
定义上升沿和下降沿位置 | 可选，默认占空比 50% |
-name。这样在写其他约束时，直接引用时钟名称就行，可读性强，也好维护。
4.3 时钟周期与占空比
时钟周期就是时钟信号重复一次的时间。周期越短，频率越高，性能越好，但时序收敛也越难。
占空比则是高电平时间占总周期的比例。默认是 50%，也就是高电平占一半，低电平占一半。
如果你需要一个 40% 占空比的时钟，可以这样写：
create_clock -name clk_custom -period 10.000 \
-waveform {0 4} [get_ports clk_gen]这里 -waveform {0 4} 表示：上升沿在 0ns，下降沿在 4ns。占空比就是 4/10 = 40%。
-waveform 的值写反了。当时我以为 {0 4} 是上升沿在 0ns、下降沿在 4ns，结果实际上工具把第一个值当作上升沿，第二个值当作下降沿。这本身没错，但我忘了周期是 10ns，导致实际占空比变成了 60%。一整个晚上都在查为什么时序会出问题...
4.4 多时钟与时钟组
现在的芯片大多不止一个时钟。CPU 核跑 1GHz，总线跑 500MHz，外设可能只有 25MHz。这些时钟之间怎么约束？
时钟组（clock groups）就是用来管理多个时钟之间关系的。它告诉 STA 工具：这些时钟之间要不要做跨时钟域（CDC）检查。
# 创建两个异步时钟
create_clock -name clk_a -period 10.000 [get_ports clk_a]
create_clock -name clk_b -period 20.000 [get_ports clk_b]
# 将它们设为异步关系，不进行时序检查
set_clock_groups -asynchronous \
-group [get_clocks clk_a] \
-group [get_clocks clk_b]set_clock_groups 主要有三种模式：
- -asynchronous：时钟之间异步，不做时序检查
- -exclusive：时钟互斥，同一时刻只有一个有效
- -physically_exclusive：物理上不存在，常用于仿真或测试模式
为什么要分时钟组？道理很简单。两组完全不相关的时钟，如果硬要检查它们之间的数据路径，工具会算出不合理的约束，报一堆假 violation。设置成异步组，就能把这些假问题过滤掉。
4.5 时钟约束的知识框架
下面这张图，是我个人梳理的时钟约束核心知识体系，建议你保存下来时常看看：
4.6 实战：一个典型的时钟约束场景
假设我们有一个 SoC，包含一个 200MHz 的处理器时钟和一个 50MHz 的外设时钟，它们是完全异步的。完整的约束写法如下：
# 处理器时钟：200MHz, 50% 占空比
create_clock -name clk_cpu -period 5.000 [get_ports clk_cpu_i]
# 外设时钟：50MHz, 50% 占空比
create_clock -name clk_periph -period 20.000 [get_ports clk_periph_i]
# 外设时钟还有一个 25% 占空比的变种，用于特定模块
create_clock -name clk_periph_25 -period 20.000 \
-waveform {0 5} [get_ports clk_periph_i]
# 设置跨时钟域约束：clk_cpu 和 clk_periph 异步
set_clock_groups -asynchronous \
-group [get_clocks clk_cpu] \
-group [get_clocks {clk_periph clk_periph_25}]关键点总结：
create_clock是时钟约束的入口，周期和波形是核心参数- 同一个物理端口上可以创建多个不同波形的时钟（如上例的
clk_periph和clk_periph_25） set_clock_groups用于明确时钟之间的同步/异步关系- 错误的时钟约束会导致大量虚假的时序违规，让你白忙活
嗯，到这里，时钟约束的基础你已经掌握了。接下来在实际项目里，你会遇到更多复杂的场景——比如生成时钟、PLL、时钟复用等等。但核心逻辑都一样：搞清楚时钟长什么样，时钟之间什么关系，然后用约束把这些信息告诉工具。
曾经有个项目，就因为忘设异步时钟组，STA 报告里有 3000 多条跨时钟域的违反。我一查，这些路径根本不需要同步。加了一行 set_clock_groups，违反数量直接降到 0。说到底，工具只是工具，正确的约束要靠人来给。