2. 时序约束基础：建立时间、保持时间、时序路径、时序违规
做芯片设计，尤其是数字后端，有一个东西你绕不开——静态时序分析，也就是STA。说白了，它就是在芯片还没流片之前，先用工具把所有的时序路径算一遍，看看你的设计能不能跑在你想要的那个频率上。
我刚开始接触STA的时候，觉得它就是一堆约束文件，设一设就完事了。直到有一次项目，我漏掉了一条路径的约束，结果流片回来的芯片，在高温低压下就是跑不到目标频率。那次之后，我才真正重视起这边的内容。嗯，今天我们就聊聊时序约束里最核心的几个概念。
2.1 建立时间与保持时间
这两个是所有时序分析的基石。你可以把它们想象成火车站的安检：
| 概念 | 定义 | 我的理解 |
|---|---|---|
| 建立时间 | 在时钟有效沿到来之前，数据必须保持稳定的最短时间。 | 你得在检票口关门前，提前站好位置。来晚了就进不去。 |
| 保持时间 | 在时钟有效沿到来之后，数据必须保持稳定的最短时间。 | 检票口关门后，你不能再往外挤。动了就会被夹住。 |
我在项目里遇到过一种情况：一个逻辑路径特别长，组合逻辑太多，导致数据到达寄存器的时刻太晚。这样建立时间就容易出问题。相反，如果路径太短或者时钟偏斜太大，数据变化太快，又会破坏保持时间。
2.2 时序路径的种类
时序路径，说白了就是数据从起点到终点的传播路径。STA工具会把这些路径分成几类，我们只需要关心最核心的四种：
- 输入到寄存器路径： 从芯片的输入引脚到内部第一个触发器的D端。
- 寄存器到寄存器路径： 从一个触发器的时钟端，经过组合逻辑，到下一个触发器的D端。这是最常见的路径。
- 寄存器到输出路径： 从内部最后一个触发器的Q端，到芯片的输出引脚。
- 输入到输出路径： 直接从输入引脚到输出引脚，中间没有寄存器。这种路径通常比较粗暴，延迟也大。
我个人的习惯是，在做xdc约束时，会优先把寄存器到寄存器的路径约束好。因为这部分是纯内部的逻辑，一旦定下来，基本就锁死了芯片的内部频率。
2.3 时序违规：建立与保持
当工具检查完所有路径后，会告诉你哪些路径没达标。这就是时序违规。最常见的就是下面两种：
- 建立时间违规： 路径上的数据跑得太慢，没能在时钟沿建立窗口内到达。解决方案通常是：换更快的单元库、减少逻辑级数、或者插入流水线。
- 保持时间违规： 路径上的数据变化太快，破坏了时钟沿之后的保持窗口。解决方案通常是：插入延迟缓冲器、增加负载、或者调整时钟偏斜。
2.4 核心逻辑流程图
为了帮你更好地理解这些概念之间的关系，我画了一张图。它展示了从设置约束到分析结果的全过程。
这张图的核心其实就一个意思：没有约束，就没有时序分析。你把时钟和I/O约束定义清楚，工具才会去检查每条路径。检查出来违规，我们再对症下药。
2.5 实践中的注意事项
在实际项目中，XTC的参数配置其实就是把上面这些概念，用约束语言写出来。比如：
create_clock -name sys_clk -period 10 [get_ports clk_in]
set_input_delay -clock sys_clk -max 5 [get_ports data_in]
set_output_delay -clock sys_clk -min 1 [get_ports data_out]
这段代码里，`-period 10`就是告诉工具，时钟周期是10ns，也就是100MHz。后面的`set_input_delay`和`set_output_delay`，则定义了I/O路径相对于时钟的约束窗口。
好了，这就是今天要讲的时序约束基础。这些东西是后面所有复杂配置的根基，理解透了，后面那些XTC的参数你一看就懂。