3、量产测试基础概念：良率、缺陷、故障模型、测试覆盖率、DPPM、测试成本等核心术语
嵌入式AI芯片从设计定型到大规模量产，必须跨越一道关键门槛——量产测试。与功能验证不同，量产测试面对的是数以百万计的芯片个体，需要在极短的时间内（通常每颗芯片测试时间仅数秒至数十秒）判断芯片是否合格，并确保交付给客户的每一颗芯片都满足规格要求。本章将系统梳理量产测试的六大核心术语：良率、缺陷、故障模型、测试覆盖率、DPPM与测试成本，建立统一的工程语言，为后续章节的测试方案设计、测试程序开发与良率分析奠定基础。
3.1 良率（Yield）：制造质量的直接度量
核心原理
良率是半导体制造中最基础、最敏感的指标，定义为合格芯片数量与总投入芯片数量的比值。在嵌入式AI芯片的量产流程中，良率通常分为两个层级：晶圆良率（Wafer Yield）和封装良率（Package/Assembly Yield）。晶圆良率反映前道工艺（光刻、刻蚀、薄膜沉积等）的制造质量，而封装良率则反映后道封装、测试、可靠性筛选等环节的累积损失。对于AI芯片这类大规模数字逻辑与模拟混合电路，良率不仅受工艺缺陷影响，还与芯片面积、设计冗余（如ECC、冗余单元）、工作电压/温度裕度密切相关。
判断方法与操作流程
良率的计算看似简单，但在实际量产中存在多种口径：
- 晶圆良率 = 晶圆上通过探针测试（CP测试）的裸片数 / 晶圆总裸片数 × 100%
- 封装良率 = 通过最终测试（FT测试）的封装芯片数 / 投入封装的总芯片数 × 100%
- 累积良率（Rolled Yield） = 晶圆良率 × 封装良率 × 可靠性筛选良率
在量产监控中，工程师通常使用良率趋势图（Yield Trend Chart）和良率分布图（Yield Bin Map）来追踪异常。当良率出现下降时，需要结合缺陷定位（如失效分析FA）、工艺参数（如关键尺寸CD、膜厚）和测试数据（如特定测试项失效集中）进行根因分析。
| 良率类型 | 计算口径 | 主要影响因素 | 典型范围（AI芯片） |
|---|---|---|---|
| 晶圆良率 | CP测试合格数 / 总裸片数 | 工艺缺陷密度、芯片面积、冗余设计 | 70% ~ 95% |
| 封装良率 | FT测试合格数 / 投入封装数 | 封装工艺、引线键合、基板质量 | 95% ~ 99.5% |
| 系统级良率 | 系统级测试合格数 / 总投入数 | 软硬件协同、固件、接口兼容性 | 90% ~ 99% |
3.2 缺陷与故障模型：从物理异常到逻辑失效
核心原理
缺陷（Defect）是制造过程中引入的物理异常，例如：金属互连桥接（相邻信号线短路）、介质层针孔、多晶硅断线、掺杂浓度偏移等。缺陷本身是物理层面的，而故障模型（Fault Model）是将物理缺陷抽象为逻辑或电气层面的行为描述，以便于测试向量生成和覆盖率计算。嵌入式AI芯片中最常用的故障模型包括：
- 固定故障（Stuck-At Fault, SAF）：信号线固定为逻辑0或逻辑1，是最经典的DC故障模型。
- 转换故障（Transition Fault）：信号在时钟沿无法完成0→1或1→0的转换，用于检测时序相关缺陷。
- 桥接故障（Bridging Fault）：两条信号线之间短路，导致线与（AND）或线或（OR）逻辑。
- 延迟故障（Delay Fault）：路径传播延迟超过时钟周期，影响芯片在标称频率下的工作。
判断方法与操作流程
在实际量产测试中，工程师不会直接“看到”物理缺陷，而是通过测试向量激发故障行为，再根据测试响应判断芯片是否失效。流程如下：
- 缺陷注入与仿真：在EDA工具中对网表注入特定故障模型，生成故障列表（Fault List）。
- 测试向量生成（ATPG）：自动测试向量生成工具产生能够区分“有故障”和“无故障”的输入激励。
- 故障模拟（Fault Simulation）：评估测试向量对故障列表中每个故障的检测能力，计算故障覆盖率。
- 测试程序映射：将仿真向量转换为ATE（自动测试设备）可执行的测试程序。
3.3 测试覆盖率（Test Coverage）：衡量测试充分性的标尺
核心原理
测试覆盖率是量化测试向量检测故障能力的指标，定义为被测试向量检测到的故障数 / 故障列表中的总故障数 × 100%。对于嵌入式AI芯片，通常需要关注两类覆盖率：故障覆盖率（Fault Coverage）和缺陷覆盖率（Defect Coverage）。故障覆盖率基于逻辑故障模型计算，而缺陷覆盖率则尝试估计对真实物理缺陷的检测能力，后者更贴近实际但计算复杂。
判断方法与操作流程
在量产测试方案设计中，覆盖率目标通常由产品可靠性和成本共同决定：
- 数字逻辑部分：Stuck-At覆盖率通常要求 ≥ 98%，Transition覆盖率 ≥ 95%。
- 存储器（SRAM/DRAM）：采用BIST（内建自测试）实现March算法，覆盖率接近100%。
- 模拟/混合信号部分：覆盖率概念不直接适用，改用参数测试（如ADC的INL/DNL、PLL的抖动）覆盖。
| 测试类型 | 故障模型 | 覆盖率目标 | 测试时间占比 |
|---|---|---|---|
| DC扫描测试 | Stuck-At | ≥ 98% | 20% ~ 30% |
| AC扫描测试 | Transition / Path Delay | ≥ 95% | 15% ~ 25% |
| 存储器BIST | March C- / March SS | ≈ 100% | 10% ~ 15% |
| 功能测试 | 系统级功能 | N/A（功能验证） | 30% ~ 50% |
3.4 DPPM：出货质量的量化承诺
核心原理
DPPM（Defective Parts Per Million）即百万分之缺陷率，是衡量出货芯片质量的核心指标。计算公式为：DPPM = （客户退回的缺陷芯片数 / 总出货芯片数）× 1,000,000。与良率不同，DPPM关注的是“漏网之鱼”——那些通过了全部量产测试但仍在客户应用中失效的芯片。DPPM直接反映测试方案的充分性和有效性。
判断方法与操作流程
DPPM的管理是一个持续改进的闭环：
- 数据收集：从客户RMA（退货授权）中获取失效芯片，记录失效模式和应用条件。
- 失效分析：通过EMMI（发射显微镜）、OBIRCH（光束诱导电阻变化）、FIB（聚焦离子束）等定位物理缺陷。
- 测试方案优化：根据失效根因，增加或修改测试项（如增加电压/温度应力测试、提高测试频率）。
- 效果验证：跟踪后续批次的DPPM变化，确认改善效果。
3.5 测试成本：经济性约束下的测试方案设计
核心原理
测试成本是量产测试方案设计的最终约束条件。测试成本 = 测试时间 × 机台小时费率 + 测试治具/探针卡摊销 + 测试开发与维护费用。对于嵌入式AI芯片，测试时间通常占总制造成本的5%~15%。降低测试成本的核心策略是在保证DPPM目标的前提下，最小化测试时间。
判断方法与操作流程
测试成本优化通常从以下几个维度展开：
- 并行测试（Multi-site Testing）：在ATE上同时测试多颗芯片，AI芯片通常支持4~16 site并行。
- 测试向量压缩：使用确定性压缩（Deterministic Compression）或内建自测试（BIST）减少测试数据量。
- 测试项优先级排序：先执行快速且覆盖率高的测试项，尽早筛除失效芯片，避免后续无效测试。
- 基于数据驱动的测试削减：通过统计良率数据，识别“零失效”测试项并适当降低频率或移除。
| 成本优化策略 | 实施方式 | 成本节省潜力 | 风险 |
|---|---|---|---|
| 并行测试 | 4-site → 8-site → 16-site | 40% ~ 60% | 探针卡/治具成本上升 |
| 向量压缩 | ATPG压缩 / EDT | 30% ~ 50% | 覆盖率可能下降 |
| 测试削减 | 基于大数据分析 | 10% ~ 20% | DPPM恶化风险 |
3.6 核心术语的工程联动与常见误区
核心原理
良率、缺陷、故障模型、测试覆盖率、DPPM和测试成本并非孤立概念，它们构成了量产测试的决策闭环：缺陷通过故障模型被量化，测试覆盖率衡量测试对故障的检测能力，良率反映制造质量，DPPM反映测试后的残余缺陷，而测试成本则约束所有环节的投入。理解这六者的联动关系，是设计高效量产测试方案的前提。
常见误区与复盘
- 误区一：良率高 = 质量好。良率只反映制造端，若测试覆盖率不足，高良率可能伴随高DPPM。
- 误区二：覆盖率越高越好。覆盖率超过99%后，测试成本急剧上升，边际收益递减。
- 误区三：DPPM越低越好。过度追求低DPPM会导致测试成本失控，应基于客户需求和产品定位设定合理目标。
- 误区四：忽略测试成本与DPPM的平衡。只关注技术指标而忽视经济性，可能导致产品失去市场竞争力。