第三章 Verilog与SystemVerilog高频考点：语法陷阱、可综合风格、仿真与断言、代码规范
本章聚焦面试中最常见的Verilog/SystemVerilog技术陷阱。面试官通过这几类问题考察你对硬件描述语言理解深度、可综合思维以及验证基础能力。以下回答框架图概括了核心回答路径，帮助你快速定位考点层级。
🎯 面试问题：请说明阻塞赋值（=）与非阻塞赋值（<=）的区别，并举例说明在时序逻辑和组合逻辑中分别应该使用哪一种？为什么？
🔍 面试官考察点：
- 对硬件并发执行和仿真调度机制的理解程度
- 能否正确区分组合逻辑与时序逻辑的编码风格
- 是否遇到过因赋值用法错误导致的仿真与综合不一致问题
📐 回答框架：
定义差距 → 示例说明 → 总结规则
📝 简短示例回答：
阻塞赋值“=”立即更新，用于组合逻辑；非阻塞赋值“<=”在时钟沿分批更新，用于时序逻辑。例如always@(posedge clk)中必须用<=，否则综合会生成组合回路或仿真行为错误。我用=写中间变量tmp时只在组合always里用，确保综合结果符合预期。
❓ 可能追问：
- 如果在时序逻辑里混用了阻塞赋值，仿真结果是什么？综合工具会怎样处理？
- 请手写一个移位寄存器的RTL代码，说明非阻塞赋值如何保证正确时序。
- SystemVerilog中的always_comb与always_ff有什么不同？
🎯 面试问题：在Verilog中always块敏感列表怎么写才是可综合的？always @(*)与always_comb有什么区别？
🔍 面试官考察点：
- 是否掌握综合工具对敏感列表的要求（避免不完备列表）
- 对SystemVerilog改进语法的熟悉程度
- 能否区分组合逻辑与锁存器（latch）的生成条件
📐 回答框架：
敏感列表规则 → always_comb优势 → 锁存器避免
📝 简短示例回答：
组合逻辑必须包含所有触发信号，否则综合会生成latch。我通常用always @(*)或always_comb。always_comb在仿真时自动触发、自动检查信号遗漏、且不允许内部有阻塞赋值，用起来更安全。例如数据选择器用always_comb替代手写敏感列表，减少人为遗漏。
❓ 可能追问：
- always_comb中如果有for循环，综合会怎样处理？
- 如果忘记在敏感列表加入某个信号，仿真和综合分别有什么表现？
- 锁存器在哪些设计场景下可以有意使用？
🎯 面试问题：请解释SystemVerilog中assertion（断言）常用的三种类型：立即断言、并发断言、属性断言，并举例说明在项目中的使用场景。
🔍 面试官考察点：
- 对SV验证方法学的理解程度
- 能否把断言应用到实际协议检查（如AHB、APB）
- 是否知道assertion的覆盖率分析以及如何关闭误报
📐 回答框架：
断言分类 → 时序属性写法 → 覆盖率应用
📝 简短示例回答：
立即断言 assert(expression)用于组合检查；并发断言 property(p) @(posedge clk) disable iff (rst)通常与cover/assert配合。举例在APB接口检查PSEL有效时PENABLE不能同时变化：assert property(@(posedge pclk) psel |=> !$stable(penable))。并结合cover group收集覆盖率。
❓ 可能追问：
- $past()和$stable()在断言中的区别是什么？
- 如何用assertion检测总线协议中的超时？
- 断言密度（assertion density）一般设置多少？如何避免过度断言？