数字IC设计核心知识速查：数字逻辑基础、组合与时序电路、状态机设计、跨时钟域处理
本章聚焦数字IC设计面试中最高频的四个基础模块：数字逻辑代数、组合/时序电路辨析、状态机设计与优化、跨时钟域处理（CDC）。面试官常从原理、实现、边界条件三个层次追问，需要建立“理论→电路→工程”的闭环回答路径。以下先通过一张跨时钟域处理回答框架图掌握典型追问链路，再逐一攻克三个核心问答卡片。
⏱ 面试节奏提示： 跨时钟域处理是数字IC设计面试的“必考大题”。建议回答时先定性（问题本质→亚稳态），再定量（MTBF、FIFO深度），最后结合项目讲落地细节。下面的三个问答卡片覆盖了本章所有核心子主题，请按顺序精读。
🎯 问答卡片 1：数字逻辑基础 & 组合/时序电路辨析
面试问题：请解释组合逻辑与时序逻辑的本质区别，并分别举一个实际电路例子。
面试官考察点：
- 是否理解两种电路的根本差异（有无记忆/存储单元）
- 能否用标准数字IC设计术语（如 Latch、Flip-Flop、逻辑门级）描述
- 对“时序路径”“保持时间”等衍生概念是否有感知
回答框架：定义对比 → 存储单元有无 → 输出依赖 → 时序特性 → 工程例子
示例回答：组合逻辑输出仅由当前输入决定，无状态存储，例如
assign y = a & b；时序逻辑输出依赖当前状态和时钟沿，必须含存储单元，例如 D 触发器。工程中常用 多路选择器（MUX） 代表组合逻辑，计数器 代表时序逻辑。
可能追问：①如何防止组合逻辑产生毛刺？②时序逻辑的最小周期如何计算？③Latch 和 Flip-Flop 在异步逻辑中的区别？
⚠️ 避坑提醒：不要回答“组合逻辑没有时钟”“时序逻辑有复位”等片面说法。一定强调“存储单元（触发器）”是本质标志。另外别把 Latch 归类为时序逻辑——它属于电平敏感，不满足标准时序逻辑定义。
🎯 问答卡片 2：状态机设计（FSM）
面试问题：在设计一个复杂状态机时，你如何选择 Moore 型还是 Mealy 型？两种模型的优缺点是什么？
面试官考察点：
- 是否真正理解两种模型在输出逻辑上的差异
- 能否结合延迟、面积、毛刺概率做工程取舍
- 是否了解三段式状态机写法及综合注意事项
回答框架：模型定义 → 输出依赖 → Latency vs 组合逻辑 → 毛刺风险 → 实际选择依据
示例回答：Moore 型输出仅与当前状态相关，稳定但多一个时钟延迟；Mealy 型输出依赖输入，响应更快但易引入毛刺。我通常优先选 Moore 型以保证时序干净；若对延迟敏感（如高速接口），则用 Mealy 型并做输出寄存器打一拍消除毛刺。
可能追问：①如何编写三段式状态机？何时用一段式？②状态机溢出如何处理？③Gray 码状态编码 vs 独热码的选择原则？
⚠️ 避坑提醒：切勿把“Moore 比 Mealy 好”当教条。面试官会追问“为什么你们项目用了 Moore？”如果你回答不上具体权衡，会显得只会背书。建议准备一个实际项目中的选择案例，比如“控制通路我用 Moore，数据通路我用 Mealy 加输出寄存”。
🎯 问答卡片 3：跨时钟域处理（CDC）
面试问题：当单比特信号从快时钟域传递到慢时钟域时，如果慢时钟边沿正好错过快域信号脉冲，如何处理？请说出至少两种方案。
面试官考察点：
- 是否理解单比特 CDC 的根本问题（脉冲宽度 vs 采样周期）
- 能否区分“电平同步器”与“边沿检测同步器”的适用场景
- 是否意识到“握手”/“展宽”方法的开销
回答框架：问题识别 → 脉冲丢失原因 → 方案一：电平同步器（展宽）→ 方案二：握手协议 → 方案选择依据（频率比/数据速率）
示例回答：方案一：将脉冲展宽为至少慢时钟一个周期宽度，再用双拍同步器采样，适合低频脉冲。方案二：快域发请求，慢域采样后回送应答，快域收到后结束脉冲，适合任意频率比但延迟大。项目中最常用 握手 + 两级同步器 组合来平衡可靠性与性能。
可能追问：①什么是 MTBF？如何计算？②异步 FIFO 深度怎么确定？③空满标志为什么用格雷码？④多比特 CDC 为什么不用同步器？
⚠️ 避坑提醒：绝不能说“直接用两级触发器同步就可以了”——当脉冲宽度小于慢时钟周期时会被漏采。面试官会追问“那你展宽多少？你的公式是什么？”建议提前推导：脉冲宽度 ≥ 慢时钟周期 × (1.5 ~ 2)，或使用握手协议。另外，多比特信号（如总线）禁止用同步器，必须用异步 FIFO 或 DMUX 处理。
📊 知识速查表：组合电路 vs 时序电路
| 维度 | 组合逻辑 | 时序逻辑 |
|---|---|---|
| 基本单元 | 与/或/非门、MUX | D触发器、寄存器 |
| 输出依赖 | 仅当前输入 | 当前输入 + 历史状态 |
| 时钟 | 无时钟 | 时钟边沿触发 |
| 毛刺风险 | 高（静态冒险） | 低（同步输出） |
| 典型电路 | 加法器、译码器 | 计数器、移位寄存器 |
| 时序分析重点 | 传播延迟 | 建立/保持时间 |
💡 加分技巧：面试官如果问“什么是同步电路和异步电路的区别？”可以直接迁移上面的对比表核心观点，并补充“异步电路没有统一时钟，通常用握手或异步 FIFO 通信”。另外，准备一个 2~3 分钟的“状态机设计三段式代码”手写 demo，在视频面试中屏幕共享会极大加分。
📌 本章小结：数字IC面试中，70% 的“基础题”实际上在考察工程约束意识。记住：
① 组合逻辑注意毛刺和延时，时序逻辑注意 timing closure。
② 状态机优先 Moore + 三段式，编码选独热码或 Gray 码根据面积/功耗权衡。
③ 跨时钟域处理核心是“亚稳态解决 + 数据完整性”，方案选择取决于频率比和信号类型（单/多比特）。
通过这三个卡片 + 框架图，你已掌握本章面试的完整回答路径。
① 组合逻辑注意毛刺和延时，时序逻辑注意 timing closure。
② 状态机优先 Moore + 三段式，编码选独热码或 Gray 码根据面积/功耗权衡。
③ 跨时钟域处理核心是“亚稳态解决 + 数据完整性”，方案选择取决于频率比和信号类型（单/多比特）。
通过这三个卡片 + 框架图，你已掌握本章面试的完整回答路径。