3. Cache基础：工作原理、命中/缺失、映射方式
Cache（高速缓存）位于CPU与主存（DRAM）之间，是解决处理器运算速度与存储器访问延迟之间巨大鸿沟的关键硬件结构。在SRAM与Cache协同设计的实战中，理解Cache的工作原理、命中/缺失判定逻辑以及映射方式，是进行容量规划、替换策略选择、写策略设计以及性能调优的前提。本章将从微观访问流程出发，剖析Cache的核心机制，并通过对比分析与案例拆解，帮助读者建立系统级的Cache设计视角。
3.1 Cache工作原理：从一次内存访问说起
Cache之所以能提升系统性能，其理论基础是局部性原理（Locality Principle），包括时间局部性（刚访问过的数据很可能再次被访问）和空间局部性（访问过的数据附近的数据也很可能被访问）。基于此，Cache将主存中一小部分高频使用的数据块复制到高速SRAM中，使得CPU在绝大多数情况下能以接近寄存器访问的速度获取数据。
一次完整的Cache访问流程可以分解为以下步骤：
- 地址分解：CPU发出的物理地址被划分为三个字段——Tag（标签位）、Index（索引位）和Offset（块内偏移位）。Index用于定位Cache中的行（Line/Set），Tag用于验证该行是否存储了目标数据，Offset用于在数据块内选取具体字节。
- 索引定位：根据Index字段，Cache控制器直接访问对应的Cache行（或组）。这一过程是确定性的，不需要遍历搜索。
- 标签比较：将Cache行中存储的Tag值与地址中的Tag字段进行逐位比较，同时检查Valid（有效位）是否为1。若两者相等且Valid=1，则判定为命中（Hit）；否则为缺失（Miss）。
- 数据返回或主存访问：命中时，根据Offset从数据块中取出对应字节返回CPU；缺失时，则需向主存发起读请求，将包含目标数据的一个完整块（通常为32~128字节）加载到Cache中，同时将数据返回CPU。
3.2 命中与缺失：判定逻辑与性能影响
命中率（Hit Rate）是衡量Cache效率的核心指标，定义为命中次数占总访问次数的比例。缺失率（Miss Rate）= 1 - 命中率。然而，仅看命中率并不全面，还需要结合命中时间（Hit Time）和缺失代价（Miss Penalty）来评估平均访存时间（AMAT, Average Memory Access Time）：
AMAT = Hit Time + Miss Rate × Miss Penalty例如，某系统Cache命中时间为2个时钟周期，缺失代价为100个时钟周期，命中率为95%，则AMAT = 2 + 0.05 × 100 = 7个时钟周期。若命中率提升至99%，AMAT降至3个周期，性能提升显著。
缺失类型通常分为三类：
| 缺失类型 | 触发原因 | 典型场景 | 优化方向 |
|---|---|---|---|
| 强制缺失（Compulsory） | 首次访问某数据块，Cache中必然不存在 | 程序启动、冷启动 | 增大块大小（预取效果） |
| 容量缺失（Capacity） | 工作集大小超过Cache容量 | 大数据集遍历、流式处理 | 增大Cache容量、优化数据布局 |
| 冲突缺失（Conflict） | 多个地址映射到同一Cache行，互相驱逐 | 步长访问、数组列遍历 | 提高相联度、调整地址映射 |
3.3 映射方式：直接映射、全相联与组相联
映射方式决定了主存块可以放置在Cache中的哪些位置，直接影响硬件复杂度、命中率和功耗。三种基本方式各有优劣：
3.3.1 直接映射（Direct-Mapped）
每个主存块只能映射到Cache中唯一的一个行。映射关系为：Cache行号 = Index = (块地址) mod (Cache行数)。硬件实现最简单，只需一个比较器，访问速度快，但冲突率最高。当程序频繁访问两个映射到同一行的数据块时，会产生“抖动”（Thrashing）现象。
3.3.2 全相联（Fully Associative）
主存块可以放置在Cache中的任意行。查找时需要将地址Tag与Cache中所有行的Tag并行比较，因此需要N个比较器（N为行数），硬件成本极高，仅适用于容量很小的Cache（如TLB）。但冲突缺失几乎为零，空间利用率最高。
3.3.3 组相联（Set-Associative）
这是直接映射与全相联的折中方案。Cache被划分为若干组（Set），每组包含K个行（称为K路组相联）。主存块首先通过Index定位到唯一的一组，然后可以放置在该组内的任意一路。查找时只需比较K个Tag，硬件成本可控，冲突率显著低于直接映射。现代处理器L1 Cache通常采用8~16路组相联，L2/L3采用16~32路。
| 特性 | 直接映射 | 全相联 | 组相联（K路） |
|---|---|---|---|
| 硬件比较器数量 | 1 | 行数N | K |
| 冲突缺失率 | 高 | 最低 | 中低（随K增大而降低） |
| 访问延迟 | 最低 | 较高（并行比较） | 略高于直接映射 |
| 面积/功耗 | 最小 | 最大 | 适中 |
| 典型应用 | 早期CPU、简单MCU | TLB、小容量专用Cache | 现代CPU L1/L2/L3 |
3.4 案例拆解：组相联Cache的地址划分与替换策略
假设我们需要为一个SRAM与Cache协同设计的SoC模块设计一个L1数据Cache，规格如下：容量16KB，块大小64B，采用4路组相联。请完成地址字段划分，并分析替换策略的选择。
第一步：计算基本参数
- 总行数 = 16KB / 64B = 256行
- 组数 = 256行 / 4路 = 64组
- Index位数 = log₂(64) = 6位
- Offset位数 = log₂(64) = 6位
- 假设物理地址为32位，则Tag位数 = 32 - 6 - 6 = 20位
第二步：地址字段布局
物理地址 [31:12] = Tag（20位）
物理地址 [11:6] = Index（6位，选择64组之一）
物理地址 [5:0] = Offset（6位，块内字节偏移）第三步：替换策略分析
当某一组内4路均被占用且发生缺失时，需要选择一路进行替换。常用策略包括：
- LRU（最近最少使用）：记录每路访问时间，替换最久未使用的路。命中率最高，但需要维护访问状态位，硬件开销随路数增加。
- 伪LRU（Tree-based PLRU）：用二叉树近似LRU，硬件开销小，性能接近LRU，是实战中L1/L2的常见选择。
- 随机替换：实现最简单，但命中率波动较大，不适合对延迟敏感的场景。
第四步：性能验证与复盘
在仿真环境中，使用一组典型嵌入式工作负载（如视频解码帧数据、FFT蝶形运算）进行测试。结果显示：4路组相联相比直接映射，冲突缺失率降低了约37%；相比全相联，硬件面积节省了约60%。采用伪LRU策略时，命中率比随机替换高约5个百分点，而硬件开销仅增加约2%的逻辑门。
3.5 常见误区与设计复盘
在Cache基础设计过程中，工程师容易陷入以下误区：
- 误区一：只关注命中率，忽略缺失代价。对于低延迟系统，即使命中率很高，一次长延迟的缺失也可能导致总线阻塞。应通过AMAT公式综合评估。
- 误区二：盲目增大Cache容量。SRAM面积和功耗随容量线性增长，而命中率提升存在边际递减效应。容量翻倍通常只能降低少量缺失率，但成本翻倍。
- 误区三：忽略地址映射的冲突模式。例如，使用2的幂次大小的数组且步长等于Cache大小，会导致所有访问映射到同一组。可通过地址哈希（Hashing）或调整块大小来缓解。
- 误区四：替换策略选择不当。在流式处理场景中，LRU反而可能保留无用数据，此时随机替换或MRU（最近最常使用）策略更合适。
Cache基础设计是SRAM与Cache协同设计的基石。只有深刻理解命中/缺失的判定机制、掌握三种映射方式的权衡，才能在实际项目中做出合理的架构决策。下一阶段，我们将在此基础上深入探讨Cache替换算法、写策略（Write-Through与Write-Back）以及多级Cache的一致性维护问题。