2、半导体基础：半导体物理基础、PN结、MOSFET工作原理、CMOS工艺简介
集成电路（IC）设计的根基在于对半导体物理的深刻理解。无论是数字逻辑门、模拟放大器，还是存储器阵列，其核心行为均由半导体材料中载流子的运动规律决定。本章从能带理论出发，逐步剖析PN结的形成与特性，进而深入到MOSFET（金属-氧化物-半导体场效应晶体管）的工作原理，最后简要勾勒CMOS（互补金属氧化物半导体）工艺的制造流程。这一知识链条是连接物理世界与电路设计的桥梁，也是后续学习器件建模、电路仿真与版图设计的基础。
上图展示了本章的知识架构：半导体物理为底层基础，PN结与MOSFET是两大核心器件，CMOS工艺则是实现这些器件的制造手段。四者层层递进，最终服务于电路设计。下面我们逐一深入探讨。
2.1 半导体物理基础
核心原理：能带与载流子
半导体（如硅、锗、砷化镓）的导电能力介于导体与绝缘体之间，其本质在于能带结构。在零度下，电子填满价带，导带为空，禁带宽度（Eg）决定了本征激发所需能量。硅的Eg约为1.12eV，这意味着在室温下，部分价带电子获得热能跃迁至导带，形成自由电子-空穴对。本征载流子浓度ni在室温下约为1.5×10¹⁰ cm⁻³。
实际IC制造中，我们使用杂质半导体。通过向硅中掺入五价元素（磷、砷）形成N型半导体，多数载流子为电子；掺入三价元素（硼）形成P型半导体，多数载流子为空穴。掺杂浓度直接决定了材料的电阻率，例如，源漏区的掺杂浓度可达10²⁰ cm⁻³量级，而衬底浓度通常在10¹⁵~10¹⁷ cm⁻³。
载流子输运机制
载流子的运动遵循两种基本机制：漂移与扩散。漂移是电场作用下的定向运动，其速度与电场强度成正比，比例系数为迁移率μ（电子迁移率约1350 cm²/V·s，空穴约480 cm²/V·s）。扩散则是浓度梯度驱动的随机热运动，遵循菲克定律。在PN结和MOSFET中，两种机制同时存在，共同决定了器件的电流-电压特性。
| 参数 | 电子 | 空穴 | 说明 |
|---|---|---|---|
| 迁移率 (cm²/V·s) | 1350 | 480 | 决定导通速度 |
| 扩散系数 (cm²/s) | 34.6 | 12.3 | 爱因斯坦关系 D/μ = kT/q |
| 有效质量 | 0.26m₀ | 0.39m₀ | 影响能带曲率 |
2.2 PN结
核心原理：内建电场与耗尽区
当P型与N型半导体接触时，由于载流子浓度梯度，空穴从P区向N区扩散，电子从N区向P区扩散。扩散后，在结附近留下不可移动的电离杂质离子（带正电的施主和带负电的受主），形成空间电荷区（耗尽区）。该区域产生从N指向P的内建电场，阻碍载流子的进一步扩散，最终达到动态平衡。内建电势差Vbi约为0.7~0.8V（硅），其表达式为：
Vbi = (kT/q) · ln(NA·ND / ni²)伏安特性与击穿
PN结的电流-电压关系遵循肖克利方程：I = Is·[exp(V/VT) - 1]。正向偏置时，外加电场削弱内建电场，耗尽区变窄，扩散电流呈指数增长；反向偏置时，耗尽区变宽，仅有极小的反向饱和电流Is。当反向电压超过击穿电压时，会发生雪崩击穿（高掺杂）或齐纳击穿（低掺杂），电流急剧增大。在IC设计中，齐纳二极管常被用作ESD保护器件或电压基准。
在芯片的I/O引脚，通常需要放置反向串联的二极管对到VDD和VSS。设计时需考虑：
- 击穿电压：必须高于正常工作电压（如3.3V），但低于栅氧化层击穿电压（约6V），通常选择5.5V左右的齐纳二极管。
- 寄生电容：二极管的结电容会限制高速信号带宽，需控制结面积。
- 导通电阻：ESD事件中需快速泄放电流，二极管正向导通电阻应小于1Ω。
2.3 MOSFET工作原理
核心原理：栅压控制的导电沟道
MOSFET是一个四端器件（栅G、漏D、源S、衬底B）。以N沟道增强型MOSFET为例，在P型衬底上形成两个N+源漏区，栅极与衬底之间由薄栅氧化层（厚度约1~2nm）隔离。当栅源电压VGS超过阈值电压Vth时，栅极下方的P型表面发生反型，形成N型导电沟道，将源漏连接起来。Vth由栅极功函数差、氧化层电荷、衬底掺杂浓度等因素决定。
工作区域与电流方程
MOSFET有三个工作区域：
- 截止区（VGS < Vth）：无导电沟道，漏电流仅为亚阈值漏电（约10⁻¹² A量级）。
- 线性区（VGS > Vth，VDS < VGS - Vth）：沟道连续，电流与VDS近似线性，ID = μnCox(W/L)[(VGS-Vth)VDS - VDS²/2]。
- 饱和区（VGS > Vth，VDS ≥ VGS - Vth）：沟道在漏端夹断，电流主要由VGS控制，ID = (1/2)μnCox(W/L)(VGS-Vth)²。
实际器件还存在沟道长度调制效应（λ），使饱和区电流随VDS略有增加，输出阻抗有限。在模拟设计中，λ值直接影响放大器增益。
| 参数 | 典型值 (0.18μm工艺) | 影响 |
|---|---|---|
| Vth (NMOS) | 0.45~0.55V | 决定开启电压 |
| tox | 3.2nm | 栅电容密度 |
| μnCox | ~350 μA/V² | 电流驱动能力 |
| λ | 0.05~0.1 V⁻¹ | 输出阻抗 |
2.4 CMOS工艺简介
核心流程：从衬底到金属互连
CMOS工艺的核心目标是在同一硅衬底上制造N型和P型MOSFET，并通过多层金属互连实现电路功能。标准流程包括：
- 衬底准备：P型或N型硅片，电阻率1~10 Ω·cm。
- 阱区注入：通过光刻和离子注入形成N阱和P阱，用于容纳PMOS和NMOS。
- 栅极形成：生长栅氧化层，沉积多晶硅，光刻刻蚀形成栅极图形。
- 源漏注入：以栅极为掩模，自对准注入N+或P+杂质，形成源漏区。
- 侧墙与LDD：形成氧化硅侧墙，进行轻掺杂漏注入，抑制热载流子效应。
- 接触孔与金属互连：沉积介质层，刻蚀接触孔，填充钨，然后逐层沉积铝或铜金属层（通常4~10层）。
- 钝化层：覆盖氮化硅保护层，防止划伤和污染。
工艺节点与设计规则
工艺节点（如7nm、5nm）通常指栅极最小线宽或半间距。随着节点缩小，栅氧化层厚度、电源电压、器件尺寸均按比例缩小。设计规则（Design Rule）定义了最小线宽、间距、覆盖等几何约束，是版图设计的“法律”。例如，0.18μm工艺的最小金属线宽为0.23μm，最小间距为0.23μm。
某低功耗IoT芯片设计，需在性能与功耗间权衡：
- 工艺选择：采用55nm LP（低功耗）工艺，VDD=1.2V，相比0.18μm工艺（VDD=1.8V），动态功耗降低约55%（P ∝ CV²f）。
- 阈值电压选项：该工艺提供标准Vth（SVT）、低Vth（LVT）和高Vth（HVT）三种器件。LVT速度快但漏电大，HVT漏电小但速度慢。设计中，关键路径使用LVT，非关键路径使用HVT，实现能效优化。
- 结果：在相同性能下，混合Vth方案比全LVT方案漏电降低40%，比全HVT方案速度提升25%。
总结与复盘
本章从半导体物理的能带理论出发，理解了载流子的产生与输运；通过PN结学习了内建电场、耗尽区和击穿机制，这是理解二极管和ESD保护的基础；MOSFET的工作原理揭示了栅压控制电流的本质，其线性区与饱和区的特性是模拟电路设计的核心；CMOS工艺流程则展示了从设计到制造的完整链路。掌握这些基础知识，是后续学习器件建模、电路仿真、版图设计以及可制造性设计（DFM）的基石。
在实际工程中，建议读者将本章知识与EDA工具结合：在Cadence Virtuoso中查看不同工艺角（TT/SS/FF）下的器件特性曲线，在Spectre中仿真PN结的C-V特性，这些实践将加深对理论的理解。下一阶段，我们将进入CMOS逻辑门电路的设计，届时会频繁引用本章的MOSFET电流方程和阈值电压概念。