2、材料基础与缺陷分类：第三代半导体晶体结构、外延工艺简介，缺陷的分类体系与典型缺陷

第三代半导体材料（以SiC、GaN为代表）具有宽禁带、高击穿电场、高饱和电子漂移速度和高热导率等优异性能，是制造高温、高频、大功率电子器件和深紫外光电器件的核心材料。然而，材料质量的优劣直接决定了器件的性能和可靠性，而材料质量的核心指标就是缺陷密度与类型。本章作为课程的基础模块，将系统梳理第三代半导体材料的晶体结构特征、外延生长工艺的基本原理，并建立一套完整的缺陷分类体系。在此基础上，深入剖析位错、层错、微管、多型体、空洞、裂纹等典型缺陷的成因、形貌特征及其对器件性能的影响机制。理解这些内容，是后续掌握各类缺陷检测方法（如X射线形貌术、透射电子显微镜、光致发光、KOH腐蚀光学显微法等）的前提。

2.1 第三代半导体晶体结构基础

2.1.1 核心原理：SiC与GaN的晶体学特征

碳化硅（SiC）是一种典型的同质多型体材料，其基本结构单元是Si-C双原子层，根据堆垛顺序的不同，可以形成超过200种多型体。在功率半导体领域，最常用的是4H-SiC和6H-SiC。4H-SiC的堆垛顺序为ABCB，属于六方晶系，空间群为P6₃mc，其禁带宽度约为3.26 eV；6H-SiC的堆垛顺序为ABCACB，禁带宽度约为3.02 eV。4H-SiC因其更高的电子迁移率（沿c轴方向约950 cm²/V·s）和更低的各向异性，成为高压功率器件的主流衬底材料。

氮化镓（GaN）在常温常压下稳定相为六方纤锌矿结构（wurtzite），空间群为P6₃mc，晶格常数a=3.189 Å，c=5.185 Å。GaN的极性面（0001）Ga面是器件外延最常用的生长面。由于GaN体单晶生长极其困难，目前商业化的GaN功率器件主要采用异质外延技术，即在蓝宝石（Al₂O₃）、碳化硅（SiC）或硅（Si）衬底上通过MOCVD方法生长GaN薄膜。这种异质外延带来的晶格失配和热失配，是GaN材料中高密度位错（10⁸~10¹⁰ cm⁻²）的根本原因。

2.1.2 外延工艺简介

外延生长是指在单晶衬底上，通过气相或液相反应，生长一层晶格结构延续衬底取向的单晶薄膜的过程。第三代半导体外延主要采用化学气相沉积（CVD）和金属有机物化学气相沉积（MOCVD）两种工艺。

• SiC外延（CVD法）：以硅烷（SiH₄）和丙烷（C₃H₈）为前驱体，氢气为载气，在高温（1500-1650°C）下于4H-SiC衬底上进行同质外延。生长速率通常为5-20 μm/h，掺杂类型可通过氮气（N型）或三甲基铝（P型）控制。关键控制参数包括C/Si比、生长温度、衬底偏角（通常为4°或8° off-axis）。
• GaN外延（MOCVD法）：以三甲基镓（TMGa）和氨气（NH₃）为前驱体，在蓝宝石或SiC衬底上于1000-1100°C下生长。由于GaN与衬底之间存在较大的晶格失配，通常需要先沉积一层AlN或AlGaN成核层（低温或高温），再生长GaN缓冲层，最后生长器件结构层。

2.2 缺陷分类体系

2.2.1 核心原理：按维度分类

晶体缺陷按照几何维度可分为四大类：点缺陷（零维）、线缺陷（一维）、面缺陷（二维）和体缺陷（三维）。这种分类方式不仅便于理解缺陷的几何形态，也直接关联到检测方法的选择——例如，点缺陷通常需要深能级瞬态谱（DLTS）或光致发光（PL）来表征，而线缺陷和面缺陷则可通过KOH腐蚀结合光学显微镜、X射线形貌术或透射电子显微镜（TEM）来观察。

2.2.2 判断方法：缺陷的识别与区分

在实际检测中，区分不同类型的缺陷需要结合多种手段。例如，KOH熔融腐蚀是SiC衬底和外延层缺陷检测最常用的方法。由于不同缺陷的腐蚀速率不同，在腐蚀后会形成不同形貌的腐蚀坑：螺型位错形成六角形腐蚀坑，刃型位错形成圆形或椭圆形腐蚀坑，基平面位错则形成浅碟形腐蚀坑。通过光学显微镜观察腐蚀坑的形貌和密度，可以快速评估材料质量。

对于GaN材料，由于化学稳定性极高，常采用熔融KOH或H₃PO₄酸腐蚀来显露位错。此外，阴极荧光（CL）和光致发光（PL）mapping技术可以无损地检测位错和层错的空间分布。

2.3 典型缺陷的成因与特征

2.3.1 位错（Dislocation）

成因：位错是晶体中原子排列的线状错排。在SiC中，位错主要来源于晶体生长过程中的热应力、籽晶中的原生缺陷延伸以及掺杂浓度梯度引起的晶格畸变。在GaN异质外延中，位错主要来源于衬底与外延层之间的晶格失配（如GaN/蓝宝石失配度约16%）和热膨胀系数差异。

特征：位错密度通常用cm⁻²表示。高质量的4H-SiC衬底位错密度可控制在10³ cm⁻²以下，而GaN异质外延层的位错密度通常在10⁸~10⁹ cm⁻²。位错对器件的影响主要体现在：作为漏电流的优先通道、降低击穿电压、增强杂质扩散。

2.3.2 层错（Stacking Fault）

成因：层错是原子层堆垛顺序发生局部错乱形成的面缺陷。在4H-SiC中，层错通常由基平面位错（BPD）分解产生，或者在外延生长过程中由于表面台阶的异常流动而形成。在GaN中，层错常出现在非极性面（如a面、m面）生长时。

特征：层错在PL mapping中呈现为三角形或条带状区域，其发光波长与正常区域不同。在SiC中，层错会导致双极型器件（如PiN二极管）在正向导通时产生电压漂移（V_F drift），这是SiC功率器件商业化初期面临的主要可靠性问题。

2.3.3 微管（Micropipe）

成因：微管是SiC晶体中特有的中空管状缺陷，其本质是伯格斯矢量较大的超螺型位错（Burgers矢量b = nc，n≥2）沿c轴方向延伸形成的空心核心。微管通常在晶体生长过程中由于螺位错核心的应力集中和杂质偏聚而形成。

特征：微管直径从几微米到几十微米不等，在光学显微镜下呈圆形或六角形空洞。微管是致命的器件杀手，它会直接导致器件击穿电压急剧下降，甚至短路失效。目前，通过改进PVT（物理气相传输）生长工艺，高质量SiC衬底的微管密度已降至0.1 cm⁻²以下。

2.3.4 多型体（Polytype）夹杂

成因：多型体夹杂是指晶体中局部区域出现与主体不同的堆垛顺序。例如，在4H-SiC晶体中局部出现6H或3C-SiC结构。这通常是由于生长界面温度波动、C/Si比失调或籽晶表面台阶密度异常引起的。

特征：多型体夹杂在偏光显微镜下呈现明显的衬度差异，在X射线形貌术中表现为不同衍射衬度的区域。多型体区域与正常区域的禁带宽度不同，会导致局部电场分布不均，降低器件的耐压能力。

2.3.5 空洞（Void）与裂纹（Crack）

空洞成因：空洞是晶体内部或表面的三维空腔。在SiC外延中，空洞通常由衬底表面的划痕、颗粒沾污或生长初期的异常成核引起。在GaN外延中，V型坑（V-pit）是常见的开口空洞，起源于穿透位错。

裂纹成因：裂纹主要来源于热应力。在GaN-on-Si外延中，由于GaN与Si的热膨胀系数差异（GaN约5.6×10⁻⁶/K，Si约2.6×10⁻⁶/K），降温过程中会产生巨大的张应力，当应力超过材料断裂强度时即产生裂纹。在SiC器件制造中，背面减薄和金属化工艺也可能引入裂纹。

2.4 案例拆解：4H-SiC外延层中基平面位错（BPD）的抑制

背景与约束：某SiC功率MOSFET产线在可靠性测试中发现，器件的体二极管在持续导通后出现正向电压（V_F）漂移现象，漂移幅度超过15%，导致器件无法通过JEDEC标准认证。经分析，该问题与漂移层中的基平面位错（BPD）密切相关。

初始现象与目标：通过KOH腐蚀结合光学显微镜检测，发现外延片表面BPD密度约为800 cm⁻²，远高于行业先进水平（<100 cm⁻²）。目标是将BPD密度降低至100 cm⁻²以下，并消除V_F漂移。

关键输入数据：

• 衬底规格：4H-SiC，4° off-axis，直径150 mm，微管密度0.05 cm⁻²
• 外延设备：热壁式CVD反应炉
• 生长参数：温度1600°C，压力100 mbar，C/Si比1.2，生长速率12 μm/h
• BPD密度检测：KOH熔融腐蚀（500°C，5 min）+ Nomarski显微镜

分析判断过程：BPD在衬底中原本就存在，但在外延生长过程中，部分BPD会转化为穿透刃型位错（TED），而另一部分则延伸进入外延层。BPD向TED的转化率与生长参数密切相关。通过文献调研和DOE实验设计，发现C/Si比和生长速率是影响BPD转化率的关键因素。提高C/Si比（富C条件）和降低生长速率可以显著促进BPD向TED的转化。

实际操作步骤：

1. 将C/Si比从1.2逐步提高至1.5，观察BPD密度变化。
2. 将生长速率从12 μm/h降低至8 μm/h，延长生长时间以补偿厚度。
3. 在生长开始前增加5分钟的H₂+SiH₄原位刻蚀步骤，以清除衬底表面的机械损伤层。
4. 优化降温速率，从5°C/min降至3°C/min，减少热应力。

结果对比：经过工艺优化后，BPD密度从800 cm⁻²降至约50 cm⁻²，BPD转化率从65%提升至95%以上。器件V_F漂移从15%降至2%以内，顺利通过可靠性认证。

风险与代价：降低生长速率导致单炉产能下降约30%，生产成本上升。此外，过高的C/Si比可能导致碳包裹物（Carbon inclusion）缺陷增加，需要平衡优化。

复盘经验：BPD抑制的关键在于“源头控制+工艺促进转化”。衬底质量是基础，但外延工艺的精细调控同样至关重要。在实际生产中，建议建立BPD密度的SPC监控体系，每批次抽检并反馈至生长参数调整。

2.5 常见误区与总结复盘

误区一：认为位错密度越低，器件性能一定越好。实际上，位错对器件的影响取决于位错类型和器件结构。例如，在SiC MOSFET中，TED对击穿电压的影响远小于BPD。因此，单纯追求低总位错密度可能不够经济，应重点关注对器件可靠性有害的特定缺陷类型。

误区二：将KOH腐蚀坑数量直接等同于位错密度。腐蚀坑的形貌受腐蚀温度、时间、KOH浓度以及晶体表面取向的影响。不同实验室之间的腐蚀条件差异可能导致结果不可比。建议使用标准腐蚀条件，并用TEM对腐蚀坑类型进行校准。

误区三：忽视外延层与衬底缺陷的关联性。衬底中的微管、多型体夹杂等缺陷会直接复制到外延层中。因此，外延来料检验必须包含对衬底缺陷的严格筛选。