📚 课程目录第3章 RK平台Camera硬件接口

3、RK平台Camera硬件接口：MIPI CSI、DVP、LVDS等接口特性与连接方式

在瑞芯微RK平台（如RV1126、RK3588、RK3568等）的Camera驱动开发与图像调优工作中，硬件接口是连接Sensor与SoC（System on Chip）ISP（Image Signal Processor）的物理与协议桥梁。接口选型直接决定了Sensor输出的数据格式、带宽上限、信号完整性以及驱动配置的复杂度。本章将系统梳理RK平台常见的三种Camera接口——MIPI CSI、DVP、LVDS——的电气特性、协议分层、连接拓扑与RK平台侧的适配要点，帮助开发者建立从“Sensor引脚”到“ISP输入”的完整硬件认知。

上图展示了RK平台Camera系统的核心连接关系：Sensor通过MIPI CSI、DVP或LVDS接口将图像数据流传输至SoC的ISP输入端，同时SoC通过I2C总线完成寄存器配置，通过GPIO控制PWDN（Power Down）与RESET，并提供MCLK（Master Clock）作为Sensor工作基准。电源域独立设计，AVDD、DVDD、IOVDD分别对应模拟、数字与IO接口供电，任何一路电源异常都会导致Sensor初始化失败或图像异常。

3.1 MIPI CSI-2接口：RK平台的主流选择

MIPI CSI-2（Camera Serial Interface 2）是当前RK平台应用最广泛的Camera接口，基于D-PHY物理层，采用差分信号传输，具备高速率、低功耗、抗干扰强等优势。RK3588等高端芯片支持4路MIPI CSI Host，每路最高可配置4-lane，单lane速率可达2.5Gbps，满足8K@30fps RAW图像输入需求。

核心原理：D-PHY差分信号与协议分层

MIPI D-PHY使用一对差分线（Dp/Dn）传输数据，时钟通道独立（ClkP/ClkN）。数据通道在高速模式（HS）下传输图像数据，在低功耗模式（LP）下传输控制指令（如帧同步、行同步）。协议层分为：

PHY层：负责电气信号转换、串并转换、LP/HS模式切换。
Lane管理层：将像素数据分发到多个lane，并重组接收数据。
协议层：定义数据类型（如RAW10、RAW12、YUV422）、帧格式、ECC/CRC校验。

RK平台驱动中，media-ctl配置的mbus-code（如MEDIA_BUS_FMT_SGBRG10_1X10）必须与Sensor实际输出格式严格匹配，否则ISP无法正确解析RAW数据。

连接方式与PCB设计要点

Sensor (OV5645)          RK3568 SoC
  MIPI_D0P/N  ----------->  MIPI_CSI_RX_D0P/N
  MIPI_D1P/N  ----------->  MIPI_CSI_RX_D1P/N
  MIPI_CLKP/N ----------->  MIPI_CSI_RX_CLKP/N
  I2C_SCL     ----------->  I2C2_SCL (上拉2.2kΩ)
  I2C_SDA     ----------->  I2C2_SDA (上拉2.2kΩ)
  MCLK        <-----------  REF_CLK_OUT (24MHz)
  RESET       <-----------  GPIO3_A5 (低有效)
  PWDN        <-----------  GPIO3_A6 (高有效)

PCB布线时，差分对需保持100Ω±10%差分阻抗，对内等长误差控制在5mil以内，对间等长误差控制在20mil以内。MIPI走线应远离时钟源、DC-DC电感等干扰源，并保证参考地平面完整。

实战场景：RK3588接入4-lane IMX415
IMX415输出RAW10格式，4-lane MIPI，每lane速率1.2Gbps。在设备树中配置：

&csi2_dphy0 {
    status = "okay";
    ports {
        #address-cells = <1>;
        #size-cells = <0>;
        port@0 {
            reg = <0>;
            mipi_dphy0_0: endpoint {
                remote-endpoint = <&imx415_out>;
                data-lanes = <1 2 3 4>;
            };
        };
    };
};

若图像出现“绿屏”或“花屏”，优先检查data-lanes映射顺序是否与Sensor输出顺序一致，以及link-frequencies是否匹配Sensor的PLL配置。

常见误区

误区1：认为MIPI lane数越多越好。实际带宽需求由分辨率、帧率、位深决定，多余lane只会增加功耗与PCB复杂度。
误区2：忽略LP模式下的时序要求。RK平台在初始化时通过LP状态机检测Sensor的HS退出时序，若Sensor的LP-TX时序不标准，会导致SoC侧无法锁定。
误区3：将MIPI时钟与数据线对调。D-PHY的时钟通道必须连接Sensor的CLK输出，不可与数据通道互换。

3.2 DVP接口：并行传输的兼容方案

DVP（Digital Video Port）是传统的并行接口，通过8/10/12bit数据线、PCLK（像素时钟）、VSYNC（帧同步）、HSYNC（行同步）传输图像数据。RK平台中，DVP接口通常用于低分辨率Sensor（如GC2053、SC132GS）或兼容老款Sensor的场景。

核心原理：同步信号与像素时序

DVP传输依赖严格的时序同步：

PCLK：像素时钟，每个上升沿或下降沿采样一个像素数据。
HSYNC：行同步信号，标识一行数据的开始与结束。
VSYNC：帧同步信号，标识一帧图像的开始与结束。

RK平台DVP接口支持SMPTE 274M/296M标准，但实际使用中需根据Sensor手册配置pclk-polarity、hsync-active、vsync-active等参数。例如OV5645在DVP模式下，PCLK为上升沿采样，HSYNC高有效，VSYNC高有效。

连接方式与信号完整性

Sensor (OV5645 DVP)       RK RV1126 SoC
  D0-D7 (8bit)  --------->  DVP_D0-D7
  PCLK          --------->  DVP_PCLK
  HSYNC         --------->  DVP_HSYNC
  VSYNC         --------->  DVP_VSYNC
  I2C_SCL/SDA   --------->  I2C0
  MCLK          <-----------  REF_CLK

DVP并行数据线之间易产生串扰，建议在PCB上对数据线进行等长处理（±5mil），并在靠近SoC端串联22Ω-33Ω电阻抑制振铃。PCLK频率通常不超过96MHz，否则信号质量急剧下降。

风险提示：DVP接口的带宽瓶颈
以1080P@30fps RAW10为例，PCLK = 1920×1080×30×10/8 ≈ 77.8MHz，接近DVP接口的极限。若使用DVP传输高分辨率Sensor，需降低帧率或位深，否则会出现丢行、图像撕裂等问题。RK平台驱动中，可通过v4l2-ctl --set-dv-timings查询实际时序。

案例拆解：DVP接口图像偏移问题

背景：某项目使用SC132GS Sensor（1280×1024，RAW10）通过DVP接入RV1126，图像整体向右偏移约20像素，且底部出现黑边。
分析：偏移通常由HSYNC时序不匹配引起。SC132GS的HSYNC有效宽度为8个PCLK，但RK平台默认配置为16个PCLK。
解决：在驱动中调整hsync-start与hsync-end参数，使其与Sensor的HREF时序对齐。修改后图像恢复正常。
复盘：DVP接口调试必须严格对照Sensor datasheet中的时序图，任何微小的同步偏差都会导致图像几何失真。

3.3 LVDS接口：长距离与高带宽的工业选择

LVDS（Low-Voltage Differential Signaling）在RK平台中主要用于工业相机、车载摄像头等场景，常见为Sub-LVDS或FPD-Link III。RK3588等芯片内置LVDS RX接口，支持4-lane或8-lane输入，单lane速率可达1Gbps。

核心原理：串行化与解串

LVDS将并行数据（如RAW12的12bit）串行化为高速差分信号，在接收端通过PLL恢复时钟并解串。与MIPI不同，LVDS没有独立的时钟通道，时钟信息嵌入在数据流中（DC平衡编码），因此对PLL的抖动容忍度要求更高。

RK平台LVDS接口支持两种模式：

同步模式：Sensor与SoC共享同一时钟源，适用于短距离（<1m）连接。
异步模式：Sensor独立时钟，SoC通过数据流恢复时钟，适用于长距离（>1m）连接。

连接方式与配置要点

Sensor (IMX265 LVDS)      RK3588 SoC
  LVDS_D0P/N  ----------->  LVDS_RX_D0P/N
  LVDS_D1P/N  ----------->  LVDS_RX_D1P/N
  LVDS_D2P/N  ----------->  LVDS_RX_D2P/N
  LVDS_D3P/N  ----------->  LVDS_RX_D3P/N
  I2C         ----------->  I2C3
  TRIGGER     ----------->  GPIO (外部触发)

设备树中需配置data-lanes、clock-lanes以及lvds-mode（同步/异步）。RK平台驱动中，LVDS接口的初始化时序比MIPI更严格，需确保Sensor的PLL锁定时间小于SoC的等待超时时间。

经验提醒：LVDS信号质量检查

使用示波器测量LVDS差分对的眼图，要求眼高≥200mV，眼宽≥0.6UI（Unit Interval）。若眼图闭合，优先检查连接器接触、线缆屏蔽层接地、以及SoC端LVDS RX的终端电阻（100Ω）是否匹配。

对比总结：三种接口的选型决策

对比维度	MIPI CSI-2	DVP	LVDS
最大带宽	4-lane @ 2.5Gbps/lane	96MHz PCLK	8-lane @ 1Gbps/lane
抗干扰能力	强（差分）	弱（并行）	强（差分）
PCB复杂度	中（差分对）	高（等长线多）	中（差分对）
典型应用	手机/平板/安防	低端IPC/老Sensor	车载/工业/长距离
RK平台支持	全系列	RV1126/RK3568等	RK3588/RK3568
驱动配置复杂度	中	低	高

常见误区与复盘

误区1：LVDS与MIPI可以互换使用。实际上两者物理层协议完全不同，LVDS的DC平衡编码与MIPI的LP/HS模式不兼容。
误区2：DVP接口不需要阻抗匹配。并行数据线在高速切换时会产生反射，建议在源端串联22Ω电阻。
误区3：忽略接口电源域隔离。MIPI/LVDS的IOVDD必须与SoC的MIPI RX电源域一致（通常1.8V），否则电平不匹配导致通信失败。