4、硬件系统架构：光通信芯片在系统板卡中的位置、典型硬件架构与信号流向
光通信芯片从来不是孤立工作的器件。无论是数据中心内的TOR交换机、长途传输的OTN设备，还是AI集群中的光互连背板，光通信芯片（DSP、CDR、TIA、Driver、激光器控制芯片等）都必须嵌入到一套完整的板级硬件系统中，与电源、时钟、控制管理、SerDes通道、光接口组件协同工作。本章从系统板卡的视角出发，剖析光通信芯片的物理位置、典型硬件架构（光收发模块、光引擎、板级光互连）、信号流向与接口划分，帮助硬件工程师建立从芯片到系统的全局观。
4.1 光通信芯片在系统板卡中的物理位置与角色
在典型的通信板卡中，光通信芯片通常位于“光口侧”与“电口侧”的交汇点。从物理布局上看，板卡从面板到内部依次为：光连接器（LC/MPO）→ 光收发模块（可插拔或板载）→ 光通信DSP/PHY芯片 → 系统交换/处理芯片（如Switch Fabric、CPU、FPGA）→ 背板连接器。光通信芯片承担着光电信号转换后的数字信号处理任务，包括时钟恢复（CDR）、均衡（CTLE/DFE）、前向纠错（FEC）、PAM4编解码等。
从系统角色来看，光通信芯片可以划分为三类：
- 光模块内的信号调理芯片：如TIA（跨阻放大器）、Driver（激光驱动器）、CDR芯片，它们直接与光器件（PD、LD）配合，完成光电信号的第一级处理。
- 板级DSP/PHY芯片：如400G/800G DSP，位于模块与系统交换芯片之间，负责重定时（Retimer）、均衡、FEC等复杂处理。
- 光引擎中的控制与驱动芯片：在CPO（共封装光学）或近封装光学（NPO）架构中，驱动芯片与光引擎紧耦合，甚至与交换芯片封装在同一基板上。
4.2 典型硬件架构：光收发模块、光引擎与板级光互连
当前主流的板级光互连架构有三种，分别适用于不同代际和场景：
| 架构类型 | 典型形态 | 光通信芯片位置 | 优势 | 挑战 |
|---|---|---|---|---|
| 可插拔光模块 | QSFP-DD、OSFP、CFP2 | DSP在模块内部或板卡上 | 可维护性强、生态成熟、散热独立 | 功耗高、信号损耗大、面板密度受限 |
| 板载光模块（BOA） | COBO、板载OSFP | DSP在板卡上，光引擎靠近交换芯片 | 散热改善、信号完整性更好 | 不可热插拔、维修困难 |
| 共封装光学（CPO） | 3.2T/6.4T CPO switch | 驱动/TIA与交换芯片同封装 | 功耗最低、带宽密度最高 | 良率、测试、可维护性挑战大 |
在光收发模块架构中，信号流向为：光信号→PD→TIA→（模块内CDR/DSP）→差分电信号→板卡走线→系统DSP→交换芯片。模块通过金手指与板卡连接器相连，高速信号以差分对形式传输，典型速率为每通道50G/100G PAM4。
在光引擎架构中，光引擎直接贴装在PCB上，通过光纤阵列（FAU）与外部光连接器对接。光引擎内部集成了激光器、调制器、PD、TIA等光电器件，而驱动和TIA芯片通过2.5D/3D封装与光器件集成。此时，光通信DSP芯片仍位于板卡上，通过短距离高速走线（通常小于5mm）与光引擎相连。
在板级光互连层面，除了传统的PCB铜线走线，还出现了嵌入式光波导、光纤柔性板等新技术。这些技术主要用于板卡内部芯片间的高速互连，例如交换芯片到光引擎之间的信号传输，可有效降低损耗和串扰。
4.3 信号流向与接口划分
理解信号流向是进行硬件系统集成设计的基础。以典型的400G QSFP-DD模块配合板载DSP为例，信号流向可分为四个层次：
- 光信号层：外部光纤进入模块，经过光接头、光缆、光连接器到达PD阵列，完成光电转换。此层关注光功率预算、回损、插损。
- 模拟电信号层：PD输出的微弱电流信号（μA级）经TIA转换为电压信号（mV级），再经Driver放大后驱动激光器。此层关注带宽、增益、噪声、阻抗匹配。
- 数字信号处理层：DSP对模拟前端输出的信号进行ADC采样、均衡、CDR、FEC解码，再通过SerDes接口输出到系统侧。此层关注误码率（BER）、功耗、时延。
- 系统接口层：DSP通过SerDes差分对与交换芯片或背板连接器通信，同时通过I2C/SPI/MDIO总线与系统管理控制器（BMC）交互，上报光功率、温度、电压等遥测数据。
接口划分是硬件设计的关键决策点，通常遵循以下原则：
- 高速数据接口：使用差分对，阻抗100Ω（差分），走线需控制串扰和损耗，通常需要AC耦合电容。
- 管理控制接口：I2C（100kHz~1MHz）或SPI（最高50MHz），用于寄存器配置、状态读取、告警上报。
- 电源接口：模块通常需要3.3V、1.2V等多路电源，需考虑上电时序、去耦电容、浪涌电流。
- 时钟接口：DSP需要参考时钟（如156.25MHz），通常由板级PLL提供，需保证抖动指标。
4.4 实战案例：400G QSFP-DD板卡硬件集成与信号完整性优化
背景与约束：某数据中心交换机项目，需要设计一款支持32个400G QSFP-DD端口的线卡。板卡尺寸为16"×22"，层数26层，主要约束为：功耗预算≤800W，面板空间有限，且要求支持热插拔模块。
初始现象与目标：在首版PCB设计中，工程师将DSP芯片放置在距模块连接器2.3英寸的位置，导致50G PAM4信号在FR4板材上的损耗超过规格（插入损耗>12dB@13.28GHz），眼图闭合严重，无法满足IEEE 802.3bs规范。
关键输入数据：
- 板材：M6等级（Dk=3.6，Df=0.004@10GHz）
- 走线长度：2.3英寸（约58mm）
- 目标损耗预算：≤8dB@13.28GHz（含连接器）
- 实际损耗：走线约6.5dB + 连接器1.5dB + 过孔0.8dB = 8.8dB
分析判断过程：通过仿真（HFSS/SIwave）确认，主要损耗来自走线长度和过孔残桩。进一步分析发现，DSP与模块之间的走线经过了两对过孔（换层），每对过孔引入约0.4dB损耗和明显阻抗不连续。
实际操作步骤：
- 将DSP芯片重新布局，使其与模块连接器距离缩短至1.2英寸（约30mm），减少走线损耗约2.5dB。
- 优化过孔设计：使用背钻工艺去除残桩，将过孔损耗从0.8dB降至0.3dB。
- 在DSP与模块之间增加Redriver芯片（如Retimer），补偿额外损耗。
- 调整走线层：将高速信号走线从内层（L5/L6）移至外层（L1/L2），减少过孔换层次数。
- 在DSP的TX端增加预加重（Pre-emphasis）设置，在RX端启用CTLE均衡。
结果对比：优化后，插入损耗降至6.2dB，眼图高度从45mV提升至120mV，误码率从1E-6改善至1E-12以下，满足400G-DR4规格要求。同时，DSP功耗降低了约1.5W（因均衡器压力减小）。
风险与代价：重新布局导致PCB面积增加约8%，且Retimer芯片增加了约3W功耗和$15成本。但整体系统可靠性显著提升，散热压力可控。
复盘经验：在光通信板卡设计中，信号完整性预算必须从芯片选型阶段就开始规划，而不是等PCB布局完成后再补救。建议在项目启动时建立完整的链路预算表，包含芯片封装、PCB走线、过孔、连接器、模块内部等所有环节的损耗与抖动预算。
4.5 常见误区与总结复盘
在光通信芯片板级集成中，工程师常陷入以下误区：
- 误区一：只关注高速信号，忽视电源完整性。光通信DSP对电源噪声极其敏感，尤其是PAM4信号的ADC/DAC供电。建议为DSP的AVDD、DVDD分别设计独立的LDO或DC-DC，并保证电源纹波<10mV。
- 误区二：光模块与DSP之间的AC耦合电容位置随意放置。AC耦合电容应靠近接收端放置，且容值选择需考虑低频截止频率（通常0.1μF），否则会影响信号的低频分量。
- 误区三：忽视散热对光模块性能的影响。光模块的激光器波长随温度漂移，温度过高会导致光功率下降和波长偏移。建议在模块笼子附近增加温度传感器，并与系统风扇联动。
- 误区四：管理接口设计过于简单。I2C总线在长距离走线时需注意上拉电阻阻值和总线电容，否则可能导致通信失败。建议使用I2C缓冲器或PCA9546等多路复用器。