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Verilog VHDL 从入门到精通

共计 30 章节
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01
课程导入
学习目标 · 两语言对比 · 硬件描述语言在数字系统设计中的角色与…
课程导入学习目标
02
数字逻辑基础
二进制 · 布尔代数 · 组合逻辑与时序逻辑核心概念
数字逻辑基础二进制
03
开发环境搭建
主流EDA工具（Vivado · Quartus · ModelSim）安装
开发环境搭建EDA
04
Verilog语法基础
模块结构 · 端口定义 · 数据类型（wire
Verilog语法基础
05
VHDL语法基础
实体 · 结构体 · 数据类型（std_logic
VHDL语法基础
06
Verilog行为建模
initial与always块 · 过程赋值 · 阻塞与非阻塞赋值
Verilog行为建模
07
VHDL行为建模
process语句 · 信号与变量 · 顺序语句
VHDL行为建模
08
Verilog结构建模
模块实例化 · 层次设计 · 参数传递
Verilog结构建模
09
VHDL结构建模
组件声明与实例化 · 配置 · generate语句
VHDL结构建模
10
组合逻辑设计实战
用Verilog和VHDL分别实现编… · 译码器 · 多路选择器
组合逻辑设计实战Verilog
11
时序逻辑设计实战
用Verilog和VHDL分别实现触… · 寄存器 · 计数器
时序逻辑设计实战Verilog
12
状态机设计
Moore与Mealy状态机建模 · 状态编码 · 状态转移图
状态机设计Moore
13
有限状态机实战
序列检测器 · 交通灯控制器 · 按键消抖状态机的完整设计流程
有限状态机实战序列检测器
14
存储器设计
RAM · ROM · FIFO的HDL建模
存储器设计RAM
15
Verilog测试平台
testbench编写 · 时钟与复位生成 · 任务与函数
Verilog测试平台
16
VHDL测试平台
testbench编写 · 时钟与复位生成 · 断言
VHDL测试平台
17
仿真与调试技巧
波形分析 · 信号追踪 · 常见仿真错误排查
仿真调试技巧
18
综合与实现
逻辑综合概念 · 可综合代码风格 · 时序约束
综合实现
19
Verilog高级特性
多维数组 · 参数化设计 · 函数与任务
Verilog高级特性
20
VHDL高级特性
重载 · 泛型 · 配置
VHDL高级特性
21
接口与总线协议
UART · SPI · I2C的HDL实现与验证
接口总线协议
22
数字信号处理基础
FIR滤波器 · CORDIC算法的HDL实现与优化
数字信号处理基础FIR
23
FPGA设计流程
从需求分析 · 架构设计 · 编码
FPGA设计流程
24
异步设计
跨时钟域问题 · 亚稳态 · 同步器
异步设计跨时钟域问题
25
低功耗设计
时钟门控 · 功耗分析 · 低功耗编码风格
低功耗设计时钟门控
26
可重用设计方法
IP核封装 · 参数化模块 · 文档规范
可重用设计方法IP
27
常见错误与陷阱
语法错误 · 仿真与综合不一致 · 竞争冒险
常见错误陷阱
28
性能优化与面积权衡
流水线 · 并行处理 · 资源共享
性能优化面积权衡
29
综合项目实战
基于FPGA的简易处理器（如RISC… · 从设计到上板完整流程
综合项目实战FPGA
30
课程总结与进阶路径
回顾核心知识 · 推荐学习资源 · 职业发展建议
课程总结进阶路径