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Verilog卷积硬件RTL与FPGA设计

共计 30 章节

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卷积神经网络基础 · 卷积运算的数学定义 · 硬件加速的意义

课程导入卷积神经网络基础

Verilog HDL基础回顾

模块结构 · 数据类型 · 运算符

FPGA开发流程与工具链

Vivado/Quartus基本流程 · RTL仿真（ModelSim/VCS… · 综合

FPGA开发流程

卷积运算的硬件化分析

卷积窗口滑动机制 · 乘累加运算 · 数据复用策略

卷积运算的硬件化…卷积窗口滑动机制

RTL设计基础

状态机设计 · 流水线设计 · FIFO与RAM接口

RTL设计基础

卷积核心模块设计

乘累加单元（MAC）的Verilog… · 多通道累加 · 偏置与激活函数（ReLU）的硬件实现

卷积核心模块设计MAC

数据路径设计

输入特征图存储与读取 · 权重存储与加载 · 输出特征图写回

数据路径设计输入特征图存储

卷积窗口生成器

滑动窗口逻辑 · 行缓冲实现 · 窗口数据并行输出

卷积窗口生成器滑动窗口逻辑

并行计算架构

多PE（处理单元）阵列设计 · 输入广播与权重广播 · 输出部分和累加

并行计算架构PE

流水线设计

卷积计算流水线划分 · 寄存器打拍 · 流水线冒险处理

流水线设计卷积计算流水线划…

状态机控制逻辑

卷积层主控状态机 · 数据加载状态 · 计算状态

状态机控制逻辑卷积层主控状态机

存储与带宽优化

片上BRAM使用 · DDR接口简介 · 数据分块（Tiling）

存储带宽优化

参数化设计

模块参数化（kernel size · 通道数 · 图像尺寸）

参数化设计kernel

仿真与验证方法

Testbench编写 · 激励生成 · 波形调试

仿真验证方法

综合与时序优化

综合约束 · 时序报告分析 · 关键路径优化

综合时序优化

FPGA上板调试

ILA（集成逻辑分析仪）使用 · 在线调试流程 · 信号抓取

FPGA上板调试

3x3单通道卷积RTL设计 · 仿真验证 · 综合结果分析

案例实战1x3

多通道（如3通道输入）卷积RTL设计 · 权重管理 · 数据复用

案例实战2RTL

带Padding和Stride的卷积… · 边界逻辑 · 时序控制

案例实战3Padding

可配置卷积核尺寸（1x1/3x3/5… · 资源权衡 · 动态配置接口

案例实战4x1/3x3/5

卷积层与池化层联合设计 · 流水线衔接 · 整体控制

案例实战5卷积层

完整CNN推理加速器（小型） · ReLU · 池化

案例实战6CNN

性能优化进阶

循环展开与流水线调度 · 多bank存储 · 数据广播与多播

性能优化进阶循环展开

资源与功耗优化

低功耗设计技巧 · 时钟门控 · 操作数隔离

资源功耗优化

常见问题与调试技巧

仿真与综合不一致 · 时序违例 · 数据冲突

常见问题调试技巧

设计规范与代码风格

可读性 · 可维护性 · 命名规范

设计规范代码风格

FPGA平台实践

不同FPGA系列（如Xilinx/I… · IP核使用（乘法器 · BRAM

FPGA平台实践

软硬件协同设计

CPU+FPGA架构 · AXI总线接口 · DMA传输

软硬件协同设计CPU+FPGA

项目实战与课程设计

从需求分析到架构设计 · RTL编码 · 仿真验证

项目实战课程设计

课程总结与进阶方向

知识体系回顾 · 常见面试题解析 · 最新研究趋势（如稀疏卷积

课程总结进阶方向