Verilog HDL基础回顾：从语法到可综合硬件思维

卷积硬件加速器的RTL设计，本质上是用Verilog HDL描述一组并行乘法器、加法器树、行缓冲与状态机。许多初学者在编写卷积模块时，往往能写出仿真正确的代码，却无法通过综合或时序收敛，根源在于对Verilog的“硬件描述”本质理解不深。本章不是语法手册的堆砌，而是从硬件工程师的视角，重新梳理模块结构、数据类型、运算符、过程块与连续赋值、组合/时序逻辑区分，以及可综合代码风格。我们将以卷积单元中的乘加运算与行缓冲为例，贯穿全部知识点，帮助您建立“写代码即画电路”的底层思维。

Verilog HDL 硬件描述与综合映射关系 模块结构 module/端口/例化 数据类型 wire/reg/parameter 运算符 算术/位/拼接/移位 always/assign 过程块/连续赋值 逻辑分类 组合逻辑（assign/always@*） 时序逻辑（always@(posedge clk)） 可综合代码风格 避免锁存器/时序控制 同步复位/非阻塞赋值 硬件映射结果 组合逻辑 → LUT + 多路选择器 时序逻辑 → 触发器（Flip-Flop）+ 时钟网络

上图展示了本章的核心知识框架：模块结构是设计的边界，数据类型是信号的物理抽象，运算符描述计算行为，而always/assign则是表达硬件行为的两种基本手段。组合逻辑与时序逻辑的区分决定了代码的映射方式，最终所有语法元素都必须服务于可综合的硬件实现。下面我们逐一深入。

2.1 模块结构：硬件设计的封装与例化

核心原理

Verilog模块（module）是硬件设计的基本单元，对应FPGA中的一个功能块，如卷积单元、行缓冲、激活函数等。模块通过端口（port）与外部通信，端口方向定义了信号的驱动关系：input由外部驱动，output由模块内部驱动，inout用于双向总线（如I2C的SDA）。模块内部可以包含wire、reg、parameter、always块、assign语句以及子模块例化。一个典型的卷积计算单元模块结构如下：

module conv_mac #(
    parameter DATA_WIDTH = 8,
    parameter ACC_WIDTH  = 16
)(
    input  wire                     clk,
    input  wire                     rst_n,
    input  wire                     valid_in,
    input  wire [DATA_WIDTH-1:0]    pixel,
    input  wire [DATA_WIDTH-1:0]    weight,
    output reg  [ACC_WIDTH-1:0]     acc_out,
    output reg                      valid_out
);
    // 内部信号与逻辑
endmodule

参数（parameter）使得模块可配置，例如卷积核大小、数据位宽，便于生成不同规格的加速器。例化（instantiation）则是将模块嵌入上层设计，类似芯片在PCB上的焊接，每个例化对应一份独立硬件。

判断方法或操作流程

设计模块时，遵循以下流程：第一，明确端口列表，区分数据、控制、时钟与复位信号；第二，定义参数化位宽，避免硬编码；第三，内部信号先声明后使用，wire用于连续赋值驱动，reg用于过程块赋值；第四，子模块例化时，使用命名端口连接（.port_name(signal)），避免位置连接带来的错误。

案例拆解：卷积核参数化设计

假设设计一个3×3卷积单元，需要9个乘法器并行计算。我们可以将权重存储为参数数组，但Verilog-2001不支持二维参数直接用于端口。实际工程中，通常将权重作为输入信号，由外部控制器加载。模块内部例化9个乘法器，每个乘法器输入对应的像素与权重。关键点在于：模块的复用性——通过参数化位宽和卷积核大小，同一个模块可配置为3×3或5×5卷积。

工程经验：在模块端口列表中，将时钟（clk）和复位（rst_n）放在最前面，这是行业惯例，便于阅读与自动化脚本处理。同时，所有输出信号必须明确驱动来源，避免多驱动冲突。

常见误区或总结复盘

  • 误区1：在端口声明中使用reg类型。端口方向只描述接口属性，内部信号类型由驱动方式决定，output reg是合法的，但input不能是reg。
  • 误区2：模块例化时端口顺序错误。使用命名连接可完全避免此问题。
  • 误区3：忽略parameter的本地化。parameter在模块内部是常量，不能运行时修改，若需配置应使用输入端口。

2.2 数据类型与运算符：wire/reg的本质与运算位宽

核心原理

wire和reg是Verilog中最基本的数据类型，但它们的区别常被误解。wire对应硬件中的物理连线，由assign语句或模块输出驱动，不能存储值；reg对应硬件中的存储单元（触发器）或组合逻辑的中间变量，在always块中被赋值。注意：reg并不总是触发器，在组合逻辑always块中，reg综合为LUT+连线，而非寄存器。数据类型选择规则如下表：

信号类型驱动方式综合结果典型应用
wireassign、模块输出连线/LUT输出组合逻辑中间信号、模块间连接
regalways块触发器或LUT状态机、计数器、流水线寄存器
integeralways块32位寄存器循环变量（不可综合为硬件）
parameter编译期常量无硬件位宽、状态编码

运算符方面，算术运算符（+、-、*、/）直接映射为DSP或LUT逻辑，其中乘法器在FPGA中通常使用DSP48E1硬核。位运算符（&、|、^）映射为LUT逻辑。拼接运算符{}用于组合信号，移位运算符（<<、>>）在硬件中通过布线实现，左移补0，右移补0或符号位（>>>）。

判断方法或操作流程

选择数据类型时，遵循以下判断路径：若信号由assign或模块输出驱动，用wire；若在always块中被赋值，用reg。对于运算符，务必注意位宽匹配。例如两个8位无符号数相乘，结果至少为16位，若赋给8位reg，则发生截断，导致卷积结果错误。

案例拆解：乘加运算的位宽扩展

在卷积MAC单元中，输入像素pixel[7:0]与权重weight[7:0]相乘，结果为16位。累加器acc_out需要足够位宽，假设卷积核为3×3，9次累加最大值为9×255×255≈585225，需要20位。因此参数ACC_WIDTH应设为20。若设计者误将ACC_WIDTH设为16位，仿真时可能因数据溢出而出现错误结果，且综合后硬件会静默截断，难以排查。

// 正确位宽设计
localparam ACC_WIDTH = $clog2(9 * (2**DATA_WIDTH - 1)**2) + 1; // 动态计算
reg [ACC_WIDTH-1:0] acc_reg;
风险提示：在RTL设计中，位宽不匹配是导致功能错误和时序问题的首要原因。建议使用$clog2函数自动计算所需位宽，避免手工估算。

常见误区或总结复盘

  • 误区1：将reg误认为一定是寄存器。在组合逻辑always块中，reg综合为LUT，不产生触发器。
  • 误区2：忽略无符号数与有符号数的区别。默认情况下，reg和wire是无符号数，若需有符号运算，应使用signed声明或$signed()转换。
  • 误区3：乘法器位宽不足。两个N位相乘，结果必须为2N位，否则高位丢失。

2.3 always/assign：两种硬件描述范式的选择

核心原理

assign语句用于描述组合逻辑，它连续驱动wire信号，任何输入变化都会立即反映到输出，对应硬件中的LUT和连线。always块则更灵活，既可以描述组合逻辑（always@*），也可以描述时序逻辑（always@(posedge clk)）。两者的选择原则是：简单的组合逻辑用assign，复杂的组合逻辑或时序逻辑用always。

在always块中，组合逻辑使用阻塞赋值（=），时序逻辑使用非阻塞赋值（<=）。阻塞赋值是立即生效的，模拟了组合逻辑的传播；非阻塞赋值在块结束时统一更新，模拟了触发器的采样特性。混用两者会导致仿真与综合结果不一致。

判断方法或操作流程

编写always块时，遵循以下流程：第一，判断逻辑类型——若需要时钟边沿触发，则为时序逻辑，使用非阻塞赋值；若仅依赖输入变化，则为组合逻辑，使用阻塞赋值。第二，列出所有敏感信号，组合逻辑使用always@*自动包含所有输入。第三，确保每个分支都赋值，否则会综合出锁存器（latch）。

案例拆解：卷积状态机中的时序控制

卷积加速器通常包含状态机，控制数据加载、计算、输出。状态机采用时序逻辑，状态寄存器在时钟上升沿更新。以下代码展示了状态机的一段：

always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        state <= IDLE;
    else
        case (state)
            IDLE: if (start) state <= LOAD;
            LOAD: if (load_done) state <= COMPUTE;
            COMPUTE: if (compute_done) state <= OUTPUT;
            OUTPUT: state <= IDLE;
            default: state <= IDLE;
        endcase
end

这里使用非阻塞赋值，确保所有状态寄存器在同一时钟沿更新，避免竞争。而组合逻辑部分，如状态译码输出，使用assign或always@*。

经验提醒：在always块中，if-else必须完整，case必须包含default，否则综合工具会推断出锁存器。锁存器在FPGA中占用额外资源且时序难收敛，应尽量避免。

常见误区或总结复盘

  • 误区1：在时序逻辑中使用阻塞赋值。这会导致仿真时信号立即更新，与真实硬件行为不符，综合时可能产生多个触发器。
  • 误区2：敏感列表不完整。使用always@(a or b)而遗漏c，仿真时c变化不会触发块执行，综合结果却包含c，导致前后仿真不一致。
  • 误区3：组合逻辑中引入反馈。例如assign a = b & a，会形成组合环，综合时报错或产生不稳定电路。

2.4 组合逻辑与时序逻辑：硬件架构的基石

核心原理

组合逻辑的输出仅取决于当前输入，无记忆功能，对应LUT、多路选择器、加法器等。时序逻辑的输出取决于当前输入和过去的状态，由触发器构成，在时钟边沿采样数据。卷积硬件中，乘法器、加法器树是组合逻辑，而行缓冲、累加寄存器、状态机是时序逻辑。

两者的关键区别在于：时序逻辑有时钟驱动，输出在时钟沿后稳定；组合逻辑有传播延迟，输出随输入变化。在FPGA设计中，所有时序逻辑的时钟必须来自全局时钟网络或PLL输出，避免使用门控时钟。

判断方法或操作流程

判断一个信号是组合还是时序，看其赋值方式：若在always@(posedge clk)中赋值，则为时序逻辑；若在assign或always@*中赋值，则为组合逻辑。设计时，建议将组合逻辑与时序逻辑分离，例如将计算逻辑放在组合always块中，将结果寄存放在时序always块中，便于时序分析和优化。

案例拆解：流水线卷积器的时序划分

假设设计一个3级流水线卷积器：第一级乘法，第二级加法，第三级累加。每级之间插入寄存器，提高时钟频率。代码如下：

// 第一级：乘法
always @(posedge clk) begin
    mult_result <= pixel * weight;
end
// 第二级：加法树
always @(posedge clk) begin
    sum_result <= mult_result + partial_sum;
end
// 第三级：累加
always @(posedge clk) begin
    acc_out <= acc_out + sum_result;
end

这种结构将组合逻辑延迟分散到三个时钟周期，最高时钟频率由最长的组合路径决定（此处为乘法器延迟）。若不插入寄存器，乘法与加法串联，路径延迟增大，时序收敛困难。

工程实践：在卷积加速器中，行缓冲（Line Buffer）是典型的时序逻辑，它由移位寄存器构成，每个时钟周期移入一个新像素，同时输出窗口内的9个像素。设计时，使用reg数组实现，注意复位时清零。

常见误区或总结复盘

  • 误区1：在组合逻辑中读取寄存器值。组合逻辑的输出不能反馈到自身输入，否则形成锁存器。
  • 误区2：时钟域交叉。不同时钟域的信号直接连接，会导致亚稳态，需使用同步器。
  • 误区3：异步复位与同步释放。复位信号应同步释放，避免复位撤销时产生亚稳态。

2.5 可综合代码风格：从仿真到硬件的鸿沟

核心原理

可综合（Synthesizable）意味着代码能被综合工具映射为FPGA硬件。不可综合的语法包括：initial块（仅仿真）、延迟控制（#10）、循环中的动态变量、fork/join等。可综合风格的核心是：代码结构清晰，避免歧义，让综合工具能推断出预期的硬件。

关键规则包括：1）使用同步复位，避免异步复位带来的时序问题；2）所有寄存器在时钟边沿更新，使用非阻塞赋值；3）避免在多个always块中对同一变量赋值，否则产生多驱动冲突；4）循环语句（for）必须具有编译期可确定的边界，用于展开硬件。

判断方法或操作流程

检查代码可综合性时，按以下清单逐项排查：①是否包含initial或#延迟？②是否在多个always块中赋值同一reg？③组合逻辑是否完整赋值？④循环边界是否为常量？⑤是否使用integer作为硬件信号？

案例拆解：卷积窗口生成的循环展开

生成3×3卷积窗口，需要从行缓冲中读取9个像素。使用for循环展开：

always @(posedge clk) begin
    for (int i = 0; i < 3; i++) begin
        for (int j = 0; j < 3; j++) begin
            window[i][j] <= line_buf[i][j]; // 假设line_buf是二维reg
        end
    end
end

这里的循环边界是常量3，综合工具会展开为9个寄存器赋值，不会生成实际循环硬件。若边界是变量，则不可综合。

风险提示：在always块中使用for循环时，循环变量必须声明为integer或int，且边界必须是参数或常量。综合工具会展开循环，若边界过大，会导致逻辑爆炸，占用大量资源。

常见误区或总结复盘

  • 误区1：使用initial块初始化寄存器。硬件上电后寄存器状态未知，必须通过复位信号初始化。
  • 误区2：在时序逻辑中使用阻塞赋值。这会导致仿真时信号立即更新，与真实硬件行为不符，综合时可能产生多个触发器。
  • 误区3：使用assign驱动reg类型。assign只能驱动wire，reg必须由always块驱动。
← 上一章 📖 返回目录 下一章 →